編者注：以下內(nèi)容源于Lee Ritchey撰寫(xiě)的第一次正確的高速PCB和系統(tǒng)設(shè)計(jì)實(shí)用手冊(cè)第38章。該書(shū)由Ritchey的培訓(xùn)和咨詢(xún)公司Speeding Edge出版。

本章介紹封裝寄生電感對(duì)高速邏輯電路性能的影響。具體地說(shuō)，在這種情況下涉及的封裝寄生是進(jìn)出IC封裝的電源路徑中的不需要的電感。隨著邏輯速度的提高以及數(shù)據(jù)和地址總線(xiàn)變得越來(lái)越寬，這些切換事件中涉及的電流瞬變所產(chǎn)生的噪聲尖峰已經(jīng)成為失敗的主要原因。

Vcc和接地反彈是IC芯片上Vcc和接地導(dǎo)軌相對(duì)于PCB平面上各自電平的變化。這種類(lèi)型的不需要的瞬態(tài)通常是單端邏輯驅(qū)動(dòng)器對(duì)傳輸線(xiàn)充電和放電的結(jié)果。圖38.1說(shuō)明了創(chuàng)建Vcc和接地反彈的方式。

圖38.1 ??顯示Vcc和接地反彈的典型單端傳輸線(xiàn)

圖38.1的左側(cè)顯示了為傳輸線(xiàn)的寄生電容充電所需的電流的電流路徑以及負(fù)載的寄生電容。傳輸線(xiàn)從邏輯0切換到1.圖38.1的右側(cè)顯示了當(dāng)邏輯線(xiàn)從邏輯1切換到0時(shí)與寄生電容放電相關(guān)的電流路徑。這些瞬態(tài)電流是同步開(kāi)關(guān)噪聲（SSN）。圖中所示的電感包括將IC電源引線(xiàn)連接到電源層的過(guò)孔電感。

請(qǐng)注意，IC芯片的Vcc端子相對(duì)于PCB電源上的Vcc驅(qū)動(dòng)為負(fù)極在邏輯0到1轉(zhuǎn)換期間的平面。 IC的所有端子同時(shí)被驅(qū)動(dòng)為負(fù)（這是Vcc反彈）。結(jié)果是，所有靜音輸出和輸入都會(huì)出現(xiàn)此電壓尖峰。如果尖峰足夠大，則可能導(dǎo)致邏輯故障。在從邏輯1到0的轉(zhuǎn)換期間，IC的接地軌在PCB電源平面上相對(duì)于地驅(qū)動(dòng)為正（這是接地反彈）。這個(gè)尖峰也出現(xiàn)在所有線(xiàn)路上，并且可能導(dǎo)致邏輯故障。

公式38.1可用于計(jì)算由邏輯狀態(tài)變化引起的電壓瞬變幅度。

公式38.1 ??用于計(jì)算電感器間電壓降的公式

其中：VL =電感器兩端的電壓降，L是Henrys電感器的電感，di =電流變化幅度，單位為安培， dt =進(jìn)行當(dāng)前更改所需的時(shí)間。

請(qǐng)注意，只有當(dāng)通過(guò)它們的電流發(fā)生變化時(shí)，或者更準(zhǔn)確地說(shuō)，當(dāng)通過(guò)它們的電磁場(chǎng)發(fā)生變化時(shí)，電感才會(huì)出現(xiàn)電壓降。

表38.1列出了某些典型IC的引線(xiàn)電感包。電感廣泛傳播的原因是大多數(shù)封裝中的引線(xiàn)長(zhǎng)度差別很大。

表38.1 ??各種IC封裝的典型引線(xiàn)電感

為了了解常見(jiàn)IC封裝中可能出現(xiàn)的Vcc和接地反彈幅度，可以進(jìn)行簡(jiǎn)單的計(jì)算。例如，將使用20引腳DIP（雙列直插封裝）。該封裝上的電源引腳位于拐角處，每個(gè)電源引腳的電感為13.7納亨。在這種情況下，ΔI是當(dāng)邏輯狀態(tài)從0變?yōu)?時(shí)，單個(gè)輸出為50 mA，而5V HCMOS部件的增量時(shí)間為2 ns。使用等式38.1中的這些值導(dǎo)致電壓尖峰為342 mV。

想象一下當(dāng)總線(xiàn)的所有8位同時(shí)從0變?yōu)?時(shí)會(huì)發(fā)生什么。電壓尖峰為2.74伏。接下來(lái)，上升時(shí)間變?yōu)? ns。峰值為5.48伏。正是這種切換瞬態(tài)驅(qū)動(dòng)了從DIP到PLCC封裝的變化。試圖提高邏輯速度，同時(shí)保留在經(jīng)過(guò)驗(yàn)證的真實(shí)包中的公司發(fā)現(xiàn)他們的產(chǎn)品無(wú)法正常工作。應(yīng)該注意的是，這個(gè)問(wèn)題與封裝有關(guān)，并且不能通過(guò)在PCB上采取的動(dòng)作來(lái)解決。

Vcc和接地反彈（SSN）是由IC封裝的電源路徑中的電感過(guò)大引起的。不能對(duì)PCB采取任何措施來(lái)解決此問(wèn)題。更換為具有較低封裝引線(xiàn)電感的IC封裝是必要的。

以上討論也適用于業(yè)界常用的QFP封裝。電感不如DIP封裝高。但是，數(shù)據(jù)總線(xiàn)的寬度比8位寬得多。 SSN的失敗表現(xiàn)為偶爾的失敗。原因是當(dāng)所有數(shù)據(jù)位從一個(gè)邏輯狀態(tài)同時(shí)改變到另一個(gè)邏輯狀態(tài)時(shí)，發(fā)生最壞情況的噪聲尖峰。這在2 n 次中僅發(fā)生一次，其中N是總線(xiàn)中的數(shù)據(jù)位數(shù)。目前處于制造或設(shè)計(jì)階段的許多“片狀”系統(tǒng)都沒(méi)有從這個(gè)原因中解脫出來(lái)。

如果不了解這種現(xiàn)象在起作用，就會(huì)導(dǎo)致設(shè)計(jì)永遠(yuǎn)不穩(wěn)定。由于這種潛在的故障機(jī)制，在使用之前必須檢查每個(gè)被認(rèn)為是單端邏輯總線(xiàn)驅(qū)動(dòng)器的部件，以確保SSN不會(huì)導(dǎo)致故障。圖38.2說(shuō)明了用于測(cè)量最壞情況SSN的測(cè)試設(shè)置。

圖38.2 ??用于測(cè)量最壞情況Vcc和接地反彈的測(cè)試設(shè)置

為了測(cè)量最壞情況Vcc和接地反彈，有必要用最逼真的方法加載最寬總線(xiàn)的所有輸出可以同時(shí)切換的負(fù)載集。通常通過(guò)在每個(gè)輸出端連接一個(gè)大電容（例如60 pF）來(lái)測(cè)試IC輸出，并觀察上升和下降時(shí)間。這不是一個(gè)現(xiàn)實(shí)的負(fù)載。它使輸出“過(guò)載”并導(dǎo)致上升或下降時(shí)間比輸出驅(qū)動(dòng)傳輸線(xiàn)時(shí)實(shí)際發(fā)生的時(shí)間慢。此外，電容器充電或放電所需的電流尖峰比實(shí)際使用中的電流尖峰大得多。實(shí)際負(fù)載是50歐姆的傳輸線(xiàn)，因?yàn)檫@是通常預(yù)期驅(qū)動(dòng)的部件。

在圖38.2中，所有輸出都“加載”了50歐姆的傳輸線(xiàn)。測(cè)量探頭連接到一個(gè)輸出，該輸出由與將要切換的數(shù)據(jù)線(xiàn)相同的內(nèi)部電源和接地總線(xiàn)供電。 IC安裝在具有電源平面結(jié)構(gòu)的PCB上，該電源平面結(jié)構(gòu)能夠提供將所有數(shù)據(jù)線(xiàn)從0切換到1所需的充電電流，而不會(huì)下垂。

為了觀察Vcc反彈，IC采用信號(hào)模式驅(qū)動(dòng)，使所有數(shù)據(jù)線(xiàn)同時(shí)從0切換到1。在發(fā)生這種情況時(shí)，與此事件相關(guān)的Vcc彈跳將出現(xiàn)在安靜的線(xiàn)路上，幾乎沒(méi)有衰減。 Vcc反彈波形來(lái)自該電流波形的上升沿。

為了觀察接地反彈，IC采用信號(hào)模式驅(qū)動(dòng)，使所有數(shù)據(jù)線(xiàn)同時(shí)從1切換到0。在發(fā)生這種情況時(shí)，與此事件相關(guān)的地面反彈將出現(xiàn)在安靜的線(xiàn)路上，沒(méi)有衰減。

圖38.3中的波形以這種方式在實(shí)際IC上測(cè)量。在這種情況下，被切換的數(shù)據(jù)總線(xiàn)是64位寬，Vcc是2.5伏。頂部曲線(xiàn)是Vcc和地面反彈的組合。 Vcc以上的偏移是地面反彈，Vcc以下的偏移是Vcc反彈。通過(guò)將所有數(shù)據(jù)線(xiàn)從0切換到1然后多次切換1到0來(lái)產(chǎn)生這組波形。

請(qǐng)注意，偏移幅度大致相同，為500 mV。由此可以推斷，Vcc和接地路徑中的電感大約相同?？梢源致缘亓私膺@種電感有多大。這可以通過(guò)使用公式38.1來(lái)實(shí)現(xiàn)。

每個(gè)輸出的峰值電流為2.5V/100歐姆或25 mA?？傠娏鳛?4 x 25 mA或1.6A。得到的電壓為0.5 V.增量時(shí)間為2 ns。電感計(jì)算為約.625 nH。這種電感是IC封裝引線(xiàn)的電感和通向PCB的通孔的組合，用于接入電源和接地層。

從早期的電源討論來(lái)看，已經(jīng)確定需要電流執(zhí)行此切換功能是從PCB內(nèi)置的平面電容中提取的。如果此電容不夠大，每次數(shù)據(jù)線(xiàn)從0切換到1時(shí)，Vcc上都會(huì)出現(xiàn)紋波。這在圖38.1的左上角顯示為“v”形傾角。

圖38.3中的下部波形是Vcc上的紋波，對(duì)應(yīng)于這些開(kāi)關(guān)事件。在此示例中，設(shè)計(jì)到PCB中以支持此事件的平面電容為24 nF。產(chǎn)生的紋波約為150 mV。對(duì)于2.5V邏輯，這接近可接受的極限。減少這種紋波的唯一方法是重新設(shè)計(jì)PCB疊層以增加更多的平面電容。分立電容具有太大的電感來(lái)解決這個(gè)問(wèn)題。

圖38.3 ??具有Vcc噪聲的64位數(shù)據(jù)總線(xiàn)上的實(shí)際Vcc和接地反彈

除了設(shè)計(jì)PCB疊層以產(chǎn)生足夠的平面電容以提供開(kāi)關(guān)瞬態(tài)外，最小化電感也很重要到達(dá)飛機(jī)所需的過(guò)孔。因此，支持最大數(shù)據(jù)總線(xiàn)的平面對(duì)應(yīng)該是元件下方的第一個(gè)平面對(duì)。

圖38.3中的波形是此特定設(shè)計(jì)的上電復(fù)位線(xiàn)。每次該數(shù)據(jù)總線(xiàn)的所有成員從0切換到1時(shí)，系統(tǒng)都會(huì)經(jīng)歷上電復(fù)位周期。這將在內(nèi)存訪(fǎng)問(wèn)期間發(fā)生。結(jié)果是一個(gè)無(wú)法裝運(yùn)的系統(tǒng)，無(wú)法通過(guò)在PCB上采取任何措施來(lái)修復(fù)。唯一的補(bǔ)救措施是重新設(shè)計(jì)IC封裝。這種設(shè)計(jì)通常被稱(chēng)為硅谷墓碑。

圖38.4 ??具有Vcc噪聲的80位數(shù)據(jù)總線(xiàn)上的實(shí)際Vcc反彈

圖38.4是來(lái)自另一個(gè)IC的Vcc反彈波形，其中80位數(shù)據(jù)總線(xiàn)同時(shí)從0切換到1。還顯示了Vcc上的噪音。應(yīng)該注意的是，與該切換事件相關(guān)的Vcc噪聲很小，很難看到。這是因?yàn)橹С执饲袚Q事件的平面電容為140 nF或圖38.3中的7倍。

圖38.4中的Vcc反彈來(lái)自2.5V DDR數(shù)據(jù)總線(xiàn)。可以使用公式38.1計(jì)算引起該噪聲的有效電感。在這種情況下，每行的ΔI也是25mA?？偊ぴ隽繛?A。 ΔV為216 mV。 ΔT為1.15 ns。由此，等效L為0.497nH。同樣，這是封裝電感和連接到電源層的過(guò)孔電感的組合。

圖38.4中的示例具有1.16 ns的相對(duì)較慢的上升時(shí)間。該示例中的組件能夠產(chǎn)生小于0.5ns的上升時(shí)間。如果性能頻譜快速側(cè)的這些部件中的一個(gè)安裝在同一電路中，則Vcc反彈將是所示的兩倍，即532 mV。這遠(yuǎn)遠(yuǎn)超過(guò)了該電路的噪聲容限。重新設(shè)計(jì)封裝以降低寄生電感是解決此問(wèn)題的最可靠方法。

如果重新設(shè)計(jì)IC封裝不是一個(gè)選擇，還有其他可能的解決方案嗎？在某些情況下有。噪聲問(wèn)題的根源是許多輸出同時(shí)切換。有時(shí)可以錯(cuò)開(kāi)輸出的時(shí)鐘，使得只有一部分可以同時(shí)切換。這通常稱(chēng)為多相時(shí)鐘。另一種選擇可能是將輸出分配到幾個(gè)Vcc和地線(xiàn)上。這可以通過(guò)市場(chǎng)上的一些FPGA實(shí)現(xiàn)。

此等式中的一個(gè)參數(shù)是信號(hào)邊沿的上升時(shí)間。有可能減慢邊緣。

當(dāng)然，最佳解決方案是選擇電源和接地導(dǎo)軌中具有極低電感的封裝的元件。表38.2顯示了各種2.5V寬數(shù)據(jù)總線(xiàn)為0.5 nSEC邊沿產(chǎn)生的Vcc或接地反彈量與電源路徑中總電感的函數(shù)關(guān)系。

表38.2 ?? Vcc和接地反彈與封裝電感，2.5V CMOS，0.5 ns邊緣

隨著邊沿變得更快，數(shù)據(jù)總線(xiàn)變得更寬，IC封裝的設(shè)計(jì)必須非常小心地完成應(yīng)避免使用Vcc和接地反彈。

在設(shè)計(jì)中包含供應(yīng)商無(wú)法展示Vcc和地面反彈數(shù)的部件是不明智的。

必須檢查每個(gè)用于驅(qū)動(dòng)寬數(shù)據(jù)總線(xiàn)的IC，以確保封裝電感足夠低，以產(chǎn)生可接受的低Vcc和接地反彈。

Vcc和地面反彈已成為主要來(lái)源大多數(shù)新設(shè)計(jì)中的間歇性故障。這些故障可追溯到較差的IC封裝設(shè)計(jì)。

如何確定新IC在包裝之前的Vcc和接地反彈

通常，有必要選擇仍在開(kāi)發(fā)中的部件。沒(méi)有真正要衡量的部分?？梢栽赟pice建模軟件包中對(duì)I/O和封裝進(jìn)行建模，并計(jì)算預(yù)期的Vcc和地面反彈。這是通過(guò)獲得輸出驅(qū)動(dòng)器的Spice模型，將其與封裝電源和接地路徑的預(yù)測(cè)電感相結(jié)合，驅(qū)動(dòng)適當(dāng)阻抗的傳輸線(xiàn)并以最終電路中預(yù)期的最快上升和下降時(shí)間切換輸出來(lái)完成的。 。

設(shè)計(jì)不良的BGA封裝示例

通常，BGA封裝具有比其他封裝類(lèi)型更好的Vcc和接地電感，例如QFP，PLCC和DIP。但是，情況并非如此。一些BGA封裝被設(shè)計(jì)成使得從電源和接地觸點(diǎn)到與PCB接觸的球的引線(xiàn)或?qū)Ь€(xiàn)。當(dāng)考慮BGA封裝中的新元件時(shí)，必須檢查封裝布局以確保Vcc和接地路徑具有低且相等的電感。

圖38.5是兩個(gè)具有此問(wèn)題的雙層BGA封裝的照片。在兩種情況下，管芯都通過(guò)觸點(diǎn)安裝在腔體中，觸點(diǎn)直接穿過(guò)封裝到BGA背面的球。這些是接地觸點(diǎn)，電感非常低。在這兩種情況下，Vcc引腳都是從管芯邊緣到BGA封裝邊緣的跡線(xiàn)。痕跡。

圖38.5 ??兩種在Vcc引線(xiàn)中具有過(guò)高電感的BGA封裝

確定可接受的Vcc和接地反彈量

通過(guò)分析來(lái)自其他源的噪聲并將其與所使用的邏輯系列的噪聲容限進(jìn)行比較，可以計(jì)算出可以容忍的Vcc和接地反彈量。 Vcc和接地反彈可以消耗總噪聲容限的一部分。用于執(zhí)行此分析的方法將在后續(xù)章節(jié)中介紹。

Lee Ritchey是Speeding Edge的創(chuàng)始人兼總裁，該公司為高科技公司提供私人現(xiàn)場(chǎng)培訓(xùn)課程以及通過(guò)UC的課程伯克利的推廣計(jì)劃和行業(yè)會(huì)議。