創(chuàng)建 FPGA 設(shè)計和維護 Vivado? 設(shè)計套件項目時，版本控制系統(tǒng)對于團隊合作可能是一項具有挑戰(zhàn)性的任務(wù)。工程師必須能跟蹤設(shè)計變更，完整地從 HDL 或 TCL 源代碼再現(xiàn)項目并交付特定的項目狀態(tài)。Vivado 工具非常適用于這類工作，因為該工具能夠為項目生成存檔文件或創(chuàng)建 TCL 文件，從而再現(xiàn)項目狀態(tài)。

然而，上述機制需要一定數(shù)量的手動操作，而且在 Vivado 設(shè)計套件項目外對設(shè)計的參數(shù)進行設(shè)置，也存在不夠靈活的問題。因此，為了簡化上述操作，我們已經(jīng)開發(fā)出對應(yīng)腳本。其思路是在提供項目的 HDL 和 TCL 源文件的同時，提供從頭創(chuàng)建 Vivado 設(shè)計套件項目所需的其他配置文件。設(shè)計構(gòu)建腳本的目的是幫助用戶在單獨的 Vivado 設(shè)計套件項目下開發(fā)獨立的項目組成部分（特色），且能夠以其他配置方式對項目不同組成部分的源文件進行組合。此外，構(gòu)建腳本也可用于創(chuàng)建目標構(gòu)建工件，例如 IP XACTIPXACT 封裝、仿真、綜合、實現(xiàn)和比特流生成。

與此同時，MLE 也面向 PetaLinux 和賽靈思軟件開發(fā)套件 （XSDK） 發(fā)布了一套易用型 Makefiles，并將為 Vitis? 統(tǒng)一軟件平臺提供后續(xù)支持。這些處理系統(tǒng) Makefiles（或簡稱為 PSMake）還提供在 GitHub 上。

為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 （CI）），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Electronics 團隊已整合出一套腳本。目前，這套腳本化 FPGA 構(gòu)建環(huán)境主要面向賽靈思 Vivado 工具（版本 2016.4 或更新版本），并在 Ubuntu Linux 16.04 LTS 和 18.04 LTS 下通過測試，已通過 Apache 2.0 開源許可證提供在 GitHub 上。