互連是VLSI電路中的本地，中間和全局通信線路，其設(shè)計(jì)和物理狀態(tài)對(duì)于實(shí)現(xiàn)IC可靠性至關(guān)重要?；ミB線通常由金屬線制成，并且在傳輸電流時(shí)會(huì)暴露于電場(chǎng)中。電遷移（EM）和IR下降是兩個(gè)不可避免的人員傷亡，這使得互連易于退化。

當(dāng)經(jīng)受高電流密度時(shí)，擁塞的互連在電子傳播方向上傳輸金屬離子。電遷移（EM）的過程會(huì)腐蝕并累積互連金屬，分別形成孔和分支?；ミB的較低幾何形狀和EM的影響會(huì)增強(qiáng)電阻，從而引起IR下降問題?；ミB中的EM和IR下降是造成可靠性問題并縮短深亞微米VLSI電路壽命的原因。在接下來的部分中，讓我們討論互連及其設(shè)計(jì)解決方案中一些由EM驅(qū)動(dòng)的問題。

EM存在時(shí)IR下降加劇

隨著器件尺寸的減小，VLSI系統(tǒng)的速度和電流密度都有所提高。電源和時(shí)鐘信號(hào)互連到EM 的脆弱性在高密度IC封裝中更大。在EM的影響下，互連線在下游變窄，而上游的互連線和過孔則導(dǎo)致金屬沉積。

這些由EM引起的通斷會(huì)改變互連和過孔的電阻。通過電源互連的電流增加會(huì)導(dǎo)致IR下降，并影響設(shè)備性能。頻繁的開關(guān)活動(dòng)加劇了時(shí)鐘互連中的IR下降，并降低了設(shè)備速度。如果您的IC設(shè)計(jì)包括具有不同寬度的多互連結(jié)構(gòu)，則在減輕IR壓降方面會(huì)稍有成功。改進(jìn)的互連設(shè)計(jì)可以減少VLSI電路塊之間的信號(hào)時(shí)間延遲，并很大程度地降低時(shí)鐘偏斜。

EM的其他后效應(yīng)及其設(shè)計(jì)解決方案

如果您得到混亂的正式文件，您會(huì)保持冷靜嗎？同樣，信號(hào)傳播中的任何串?dāng)_或錯(cuò)誤都會(huì)使VLSI電路正常工作。EM效應(yīng)始于電路邏輯中的間歇性毛刺，隨后導(dǎo)致器件不穩(wěn)定。EM的一些后遺癥是：

互連延遲：互連電容和電阻的增加延長了信號(hào)傳播中的RC時(shí)間延遲。互連延遲限制了IC速度及其性能特征。如果您不關(guān)心功耗，請(qǐng)嘗試插入互連中繼器以減少時(shí)間延遲。

通孔缺陷：隨著金屬在通孔中的衰減，會(huì)產(chǎn)生兩種類型的缺陷：

電阻性開路（ROP）缺陷，類似于應(yīng)連接的兩個(gè)互連之間連接的缺陷電阻器。

卡塞開路（SOP）缺陷，這是應(yīng)連接的兩個(gè)互連之間的開路。

單切口通孔替代多切口通孔在ROP和SOP缺陷期間提供了備用路徑。通孔的并行連接還有助于降低互連的有效電阻。

抗噪聲能力差：表面不平整，雜散阻抗，阻抗不匹配以及相鄰互連的鄰近度是影響芯片信號(hào)完整性的一些觸發(fā)因素?？梢酝ㄟ^屏蔽互連來改善錯(cuò)誤邏輯狀態(tài)的發(fā)生，降低的噪聲容限和降低的時(shí)鐘速度。

壽命縮短：在深亞微米VLSI技術(shù)中，互連質(zhì)量的下降在縮短EM壽命方面起著關(guān)鍵作用。在電磁效應(yīng)的作用下，空洞的尺寸和形成致命空洞的時(shí)間降低了，因此互連死亡率很高。下列IC設(shè)計(jì)修改可以提高EM壽命。

擴(kuò)大互連寬度：縮小尺寸和納米級(jí)IC技術(shù)不切實(shí)際。

用銅（Cu）代替鋁（Al）互連：Cu具有較低的電阻率，較高的電導(dǎo)率和較高的熔點(diǎn)。根據(jù)布萊克方程式，平均失效時(shí)間（MTTF）取決于激活能量，電流密度和溫度。表1給出了Al和Cu在某些物理參數(shù)上的比較，并證明了Cu互連更好。

表1：在熔點(diǎn)估算的Cu和Al物理參數(shù)的比較

使用Al和Cu合金：通過使用Al-Cu合金互連，MTTF很高。它還可以在一定程度上防止互連結(jié)尖峰。

避免互連中的直角彎曲：因?yàn)閷?shí)驗(yàn)證明彎曲彎曲可以實(shí)現(xiàn)較長的芯片壽命并承受EM應(yīng)力。

層間電介質(zhì)：金屬互連線和低k 介電材料之間的粘附力減少了傳播延遲，并降低了基板金屬層中的內(nèi)部電容和內(nèi)部電容。

互連摻雜劑：將金，銀和錳等金屬作為摻雜劑引入互連金屬中。它改善了EM特性，例如EM應(yīng)力，電阻和附著力，并最終改善了VLSI電路的EM預(yù)期壽命。

設(shè)計(jì)互連的簡便方法

在復(fù)雜的納米級(jí)VLSI技術(shù)中，短期可靠性是無法接受的特征。主流芯片制造行業(yè)忽視了后端（BEOL）元素（尤其是互連）的過度設(shè)計(jì)和欠設(shè)計(jì)之間的平衡。這種誘殺陷阱向IC設(shè)計(jì)工程師提出了挑戰(zhàn)，要求其在較小的占位面積內(nèi)提供高性能和出色可靠性的新設(shè)計(jì)。在完成最壞情況的互連設(shè)計(jì)時(shí)，您需要進(jìn)行幾次設(shè)計(jì)迭代，要設(shè)計(jì)出面積，電流密度，溫度，EM和IR壓降限制等約束條件。如果有簡單的出路，您喜歡走這條詳盡的道路嗎？