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      采用RTL代碼描述位寬相同的兩個(gè)數(shù)相加或相減

      FPGA技術(shù)驛站 ? 來源：Lauren的FPGA ? 2020-09-27 15:17 ? 次閱讀
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      本文用的芯片型號(hào)為xcku115-flvd1924-1L-i，時(shí)鐘頻率為400MHz。

      兩個(gè)有符號(hào)數(shù)相加

      采用RTL代碼描述位寬相同的兩個(gè)數(shù)相加或相減，無論是有符號(hào)數(shù)還是無符號(hào)數(shù)，Vivado綜合后的結(jié)果是一致的。以32bit數(shù)據(jù)為例，相應(yīng)的代碼如下圖所示。這里考慮到兩個(gè)32bit數(shù)據(jù)相加其結(jié)果可能為33bit，同時(shí)對(duì)于高速設(shè)計(jì)（時(shí)鐘頻率至少400MHz）為了滿足性能，對(duì)輸入和輸出分別添加了流水寄存器。

      最終的資源利用率如下圖所示。

      從邏輯級(jí)數(shù)的角度看，邏輯級(jí)數(shù)最大為5（有一條），大多數(shù)路徑為3，如下圖所示。

      從綜合屬性角度看，可以通過use_dsp屬性使得該加法操作映射到DSP48中，該屬性的使用方法如下圖所示。

      采用DSP48實(shí)現(xiàn)時(shí)，上述代碼可達(dá)到完全映射，不會(huì)消耗SLICE中的任何資源。假定時(shí)鐘頻率為400MHz，對(duì)比使用LUT+FF和DSP48兩種實(shí)現(xiàn)方式，不難看出后者在時(shí)序（邏輯級(jí)數(shù)降低至1）和功耗方面均有優(yōu)勢(shì)。

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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      原文標(biāo)題：兩個(gè)數(shù)相加，三個(gè)數(shù)相加有什么不同

      文章出處：【微信號(hào)：Lauren_FPGA，微信公眾號(hào)：FPGA技術(shù)驛站】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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