VGA協(xié)議驅(qū)動設計

作者：郝旭帥校對：陸輝

本篇實現(xiàn)基于叁芯智能科技的SANXIN -B01 FPGA開發(fā)板，以下為配套的教程，如有入手開發(fā)板，可以登錄官方淘寶店購買，還有配套的學習視頻。

SANXIN-B01 Verilog教程-郝旭帥團隊電子版

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VGA（Video Graphics Array）視頻圖形陣列是 IBM 于1987年提出的一個使用模擬信號的電腦顯示標準。VGA具有分辨率高、顯示速率快、顏色豐富等優(yōu)點。VGA 接口不但是CRT 顯示設備的標準接口，同樣也是 LCD 液晶顯示設備的標準接口，具有廣泛的應用范圍。

VGA接口即電腦采用VGA標準輸出數(shù)據(jù)的專用接口。VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個。其中比較重要的是3根 RGB 彩色分量信號和2根掃描同步信號 HSYNC 和 VSYNC 針。其母頭插座引腳編號圖如下圖所示：

三基色是指通過其他顏色的混合無法得到的“基本色”。由于人的肉眼有感知RGB（紅綠藍）三種不同顏色的錐體細胞，因此色彩空間通?？梢杂蒖GB三種基本色來表達。

自然界中的絕大部分彩色，都可以由三種基色按一定比例混合得到。

所以VGA接口中，表示顏色分量的只有紅綠藍三種基色。由于VGA接口的三基色為模擬信號值，F(xiàn)PGA無法輸出，所以在FPGA的IO到VGA接口中間要有對應的數(shù)字量轉(zhuǎn)模擬量的電路。

SANXIN – B01中采用電阻網(wǎng)絡來實現(xiàn)數(shù)字量轉(zhuǎn)模擬量的功能。

圖片在數(shù)字設備中，都是由像素點構(gòu)成。

像素是指由圖像的小方格組成的，這些小方塊都有一個明確的位置和被分配的色彩數(shù)值，小方格顏色和位置就決定該圖像所呈現(xiàn)出來的樣子?？梢詫⑾袼匾暈檎麄€圖像中不可分割的單位或者是元素。不可分割的意思是它不能夠再切割成更小單位，它是以一個單一顏色的小格存在。每一個點陣圖像包含了一定量的像素，這些像素決定圖像在屏幕上所呈現(xiàn)的大小。

VGA顯示器上每一個像素點可以很多種顏色，由R、G、B三種顏色構(gòu)成。如果每個像素點采用3位二進制數(shù)表示，即R用1bit表示，G用1bit表示，B用1bit表示，則此像素點一共可以顯示8種顏色；如果每個像素點采用8位二進制數(shù)表示，即R用3bit表示，G用3bit表示，B用2bit表示，則此像素點一共可以顯示256種顏色。在SANXIN – B01開發(fā)板中，采用RGB332的進行表示。

在VGA顯示器中，像素點RGB的二進制數(shù)越多，能夠表示的顏色就越多，此時，顯示的圖像就會越清晰。

在VGA顯示器中，像素點的個數(shù)也是一個非常重要的一個指標。

我們可以打開自己電腦的顯示分辨率。

分頻率有各種模式，但是基本都是固定好的。分辨率都是長乘寬，前面的數(shù)為長，后面的數(shù)為寬。長表示屏幕橫向可以有多少個像素點；寬表示屏幕縱向可以用多少個像素點。一般來說屏幕都是扁平的，所以長一般都會比寬大。

像素的多少不改變實際物理的尺寸大小，只是呈現(xiàn)的清晰度不同?？梢詫Ρ?00萬像素的相機拍的圖片和2000萬像素的相機拍的圖片，大小相同的情況下，清晰度是不同的。

只要我們按照顯示器能夠支持的分辨率的長和寬，將對應的像素點傳輸給VGA接口就可以了。但是VGA協(xié)議中，要求進行傳輸像素點的同時，還需要去傳輸一部分的同步信號。

顯示器掃描方式分為逐行掃描和隔行掃描：逐行掃描是掃描從屏幕左上角一點開始，從左向右逐點掃描，每掃描完一行,電子束回到屏幕的左邊下一行的起始位置，在這期間，每行結(jié)束時，用行同步信號進行同步；當掃描完所有的行，形成一幀，用場同步信號進行場同步，并使掃描回到屏幕左上方，開始下一幀。隔行掃描是指電子束掃描時每隔一行掃一線，完成一屏后在返回來掃描剩下的線，隔行掃描的顯示器閃爍的厲害，會讓使用者的眼睛疲勞。在此我們選擇逐行掃描的方式。

VGA的時序主要包括行時序與場時序兩個部分。其中行時序主要包括：行同步(Hor Sync) 、行消隱(Hor Back Porch) 、行視頻有效(Hor Active Video)和行前肩(Hor Front Porch)這四個參數(shù)，行時序的時序圖如下圖所示：

場時序主要包括：場同步(Ver Sync) 、場消隱(Ver Back Porch) 、場視頻有效(Ver Active Video)和場前肩(Ver Front Porch)這四個參數(shù)，場時序的時序圖如下圖所示：

需要注意的有三點：

1、行時序是以”像素”為單位的， 場時序是以”行”為單位的。

2、VGA 工業(yè)標準顯示模式要求：行同步，場同步都為負極性，即同步脈沖要求是負脈沖。

3、VGA 行時序?qū)π型綍r間、 消隱時間、 行視頻有效時間和行前肩時間有特定的規(guī)范， 場時序也是如此。常用VGA 分辨率時序參數(shù)如下表所示：

本實驗中選擇640x480@60Hz。時鐘的速率為25.175MHz，我們在設計時，時鐘速率選擇為25MHz 即可。

設計要求

控制VGA顯示器顯示全屏紅色或者其他顏色。

設計分析

當我們選擇640x480@60Hz的標準后，根據(jù)對應格式可以發(fā)現(xiàn)，此標準的一行為800個像素值，共有525行。也就是說并不是所有的像素值都可以顯示出來，顯示出來的只有中間的640列和480行，其他的像素值不顯示（要求其他的像素值為黑色，即RGB全部給0）。

選擇標準需要25MHz的時鐘，我們可以選擇使用鎖相環(huán)來進行生成25MHz的時鐘。

掃描方式為逐行掃描，從左上角開始。定義一個列坐標計數(shù)器（cnt_hs），每個驅(qū)動時鐘周期加1，當一行結(jié)束后，計數(shù)器也同時清零。一行為800個像素值，所以計數(shù)器將會在0到799無限循環(huán)。HSYNC信號在此計數(shù)器的前96的計數(shù)值拉低，其他時間拉高即可。

定義一個行坐標計數(shù)器（cnt_vs），掃描完一行后，進行加一，當一幀圖片結(jié)束后，計數(shù)器清零。一行為800個像素值，所以等cnt_hs為799時，cnt_vs進行加一或者清零，由于一幀圖片共有525行，所以計數(shù)器在0到524之間無限循環(huán)。VSYNC信號在此計數(shù)器的前兩個計數(shù)器拉低，其他時間拉高即可。

根據(jù)cnt_hs和cnt_vs，按照對應的標準，就可以得出顯示的640列和480行的具體位置。

列顯示的范圍為：hs_a+hs_b+hs_c>cnt_hs>hs_a+hs_b-1.

行顯示的范圍為：vs_f+vs_g+vs_h>cnt_vs>vs_f+vs_g-1.

同時在兩個有效顯示區(qū)范圍內(nèi)，就可以顯示出來。

設計架構(gòu)和信號說明

此設計命名為vga_drive。

pll_vga為鎖相環(huán)，利用外部輸入的50MHz的時鐘，產(chǎn)生VGA協(xié)議所需要的25MHz的時鐘。

vga_ctrl為VGA協(xié)議的驅(qū)動模塊。

vga_ctrl設計實現(xiàn)

按照設計分析中的設計方法，進行設計即可。

hs_en為列有效顯示的表示信號；vs_en為行有效顯示的表示信號。

設計代碼為：

module vga_ctrl ( input wire clk, input wire rst_n, output reg vga_hs, output reg vga_vs, output reg [7:0] vga_rgb); parameter HS_A = 96; parameter HS_B = 48; parameter HS_C = 640; parameter HS_D = 16; parameter HS_E = 800; parameter VS_A = 2; parameter VS_B = 33; parameter VS_C = 480; parameter VS_D = 10; parameter VS_E = 525; reg [9:0] cnt_hs; reg [9:0] cnt_vs; wire hs_en; wire vs_en; always @ (posedge clk, negedge rst_n) begin if (rst_n == 1'b0) cnt_hs <= 10'd0; else if (cnt_hs < HS_E - 1'b1) cnt_hs <= cnt_hs + 1'b1; else cnt_hs <= 10'd0; end always @ (posedge clk, negedge rst_n) begin if (rst_n == 1'b0) vga_hs <= 1'b1; else if (cnt_hs < HS_A) vga_hs <= 1'b0; else vga_hs <= 1'b1; end always @ (posedge clk, negedge rst_n) begin if (rst_n == 1'b0) cnt_vs <= 10'd0; else if (cnt_hs == HS_E - 1'b1) if (cnt_vs < VS_E - 1'b1) cnt_vs <= cnt_vs + 1'b1; else cnt_vs <= 10'd0; else cnt_vs <= cnt_vs; end always @ (posedge clk, negedge rst_n) begin if (rst_n == 1'b0) vga_vs <= 1'b1; else if (cnt_vs < VS_A) vga_vs <= 1'b0; else vga_vs <= 1'b1; end assign hs_en = (cnt_hs > HS_A + HS_B - 1'b1) && (cnt_hs < HS_A + HS_B + HS_C); assign vs_en = (cnt_vs > VS_A + VS_B - 1'b1) && (cnt_vs < VS_A + VS_B + VS_C); always @ (posedge clk, negedge rst_n) begin if (rst_n == 1'b0) vga_rgb <= 8'd0; else if (hs_en == 1'b1 && vs_en == 1'b1) vga_rgb <= 8'b000_111_00; else vga_rgb <= 8'd0; end endmodule

在設計中，給出的全屏顏色為紅色。

vga_drive設計實現(xiàn)

調(diào)用鎖相環(huán)，產(chǎn)生25MHz的時鐘。

利用鎖相環(huán)的輸出鎖定信號當作后續(xù)模塊的復位信號使用。

設計代碼為：

module vga_drive ( input wire clk, input wire rst_n, output wire vga_vs, output wire vga_hs, output wire [7:0] vga_rgb); wire clk_vga; wire pll_locked; pll_vga pll_vga_inst ( .areset ( ~rst_n ), .inclk0 ( clk ), .c0 ( clk_vga ), .locked ( pll_locked ) ); vga_ctrl vga_ctrl_inst( .clk (clk_vga), .rst_n (pll_locked), .vga_hs (vga_hs), .vga_vs (vga_vs), .vga_rgb (vga_rgb) ); endmodule

仿真時只需要給出clk和rst_n的信號即可，在此不做介紹。設計者可以通過modelsim觀看是否每一行輸出640個紅色值，以及是否每一幀輸出480行。仿真時間較長，大約等待20ms，就可以仿真完一幀圖像。

板級測試

利用VGA線，將開發(fā)板的VGA接口和顯示屏幕的VGA接口相連接，打開顯示器。

分配管腳，生成配置文件后，進行下板。

紅色全屏如下：

更改顏色為綠色，vga_rgb <= 8’b000_111_00，生成配置文件后，下板。

綠色全屏為：

根據(jù)RGB332的排列，可以自由更改。不同的基色也可以進行混搭，進行驗證。

責任編輯：xj

原文標題：FPGA零基礎學習：VGA協(xié)議驅(qū)動設計

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