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      基于ZCU106單板的功耗優(yōu)化

      YCqV_FPGA_EETre ? 來(lái)源：FPGA開(kāi)發(fā)圈 ? 作者：付漢杰 ? 2020-10-10 16:43 ? 次閱讀
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      作者：付漢杰，hankf@xilinx.com，文章轉(zhuǎn)載自：博客園

      不同使用場(chǎng)景，對(duì)芯片的性能和功耗要求不一樣。為了測(cè)試Xilinx MPSoC PS側(cè)的最低功耗，基于ZCU106單板做了功耗優(yōu)化。為了方便，使用最簡(jiǎn)單的軟硬件環(huán)境。軟件使用死循環(huán)做串口打印，硬件保留了如下模塊。

      A. A53 0
      B. QSPI flash Dual Parallel
      C. I2C 0/1
      D. PMU
      E. UART 0
      F. GPIO MIO
      G. SWDT 0/1
      H. TTC 0/1/2/3
      I. DDR 16-bit
      J. DPLL/RPLL

      在關(guān)閉其他外設(shè)，盡可能降低各個(gè)模塊的頻率后，F(xiàn)PD功耗是447mw，LPD是136mw。作為對(duì)比，Vivado使用ZCU106單板建立工程，使用默認(rèn)設(shè)置，F(xiàn)PD功耗是1452mw，LPD是339mw?？梢钥吹?，新設(shè)計(jì)節(jié)省了相當(dāng)大的功耗。當(dāng)然，具體的產(chǎn)品使用場(chǎng)景，可能有性能和功能要求。能達(dá)到什么效果，還需要根據(jù)產(chǎn)品要求再做評(píng)估。

      優(yōu)化后的功耗

      優(yōu)化前的功耗

      責(zé)任編輯：xj

      原文標(biāo)題：【資深工程師分享】ZCU106 MPSoC 功耗優(yōu)化

      文章出處：【微信公眾號(hào)：FPGA開(kāi)發(fā)圈】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題，請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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      原文標(biāo)題：【資深工程師分享】ZCU106 MPSoC 功耗優(yōu)化

      文章出處：【微信號(hào)：FPGA-EETrend，微信公眾號(hào)：FPGA開(kāi)發(fā)圈】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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