一般而言，懸空或未使用的 CMOS 輸入的問題是它們不能懸空，否則由于柵極輸入電容的逐漸充電，它們可能會(huì)導(dǎo)致以下情況：

可能有靜態(tài)電流流過輸入級(jí)，導(dǎo)致不必要的過度功耗。

當(dāng)輸入電壓達(dá)到閾值水平時(shí)，器件可能會(huì)開始高頻振蕩，從而產(chǎn)生熱量，最終可能損壞器件。

因此，作為標(biāo)準(zhǔn)解決方案，所有未使用的（開路或浮動(dòng)）輸入都簡(jiǎn)單地連接到 GND 或 VCC 以防止這些不利影響。

解決方案

以下是幾種解決方案，包括其增加的成本、組件數(shù)量和有效性：

1. 靜態(tài)上拉/下拉電阻

當(dāng)總線不受任何設(shè)備驅(qū)動(dòng)時(shí)，靜態(tài)上拉/下拉電阻是一種經(jīng)常使用的解決方案，用于定義未使用的 CMOS 輸入的狀態(tài)。盡管這些電阻會(huì)導(dǎo)致額外的功耗并增加組件數(shù)量，但它們非常有效。但是，當(dāng)使用當(dāng)今的 TSSOP48-56 等窄間距封裝時(shí)，甚至可能沒有足夠的空間在 PCB 上添加這些上拉/下拉電阻。

2. 外部總線保持電路

外部總線保持電路（見圖 1）是另一種在其輸入和輸出之間使用反相器和電阻器的解決方案。該電路根據(jù)輸入的狀態(tài)將輸入連接到 GND 或 VCC，并將總線保持在這種狀態(tài)，因此它的名稱為“總線保持”。雖然該電路減少了前面描述的靜態(tài)上拉/下拉電阻引起的過度功耗，但它顯著增加了元件數(shù)量和成本。

圖 1 外部總線保持電路

3. 集成總線保持電路

飛利浦半導(dǎo)體已將集成總線保持電路（見圖 2）應(yīng)用于多個(gè)邏輯系列。集成總線保持電路最大限度地減少了額外的功耗，并在內(nèi)部提供額外的組件數(shù)量，而無需為設(shè)備增加額外成本。

圖 2 集成總線保持電路

集成總線保持電路的作用類似于動(dòng)態(tài)上拉/下拉電阻，如下所示：

當(dāng)輸入為“0”時(shí)，反相器的輸出為“1”，因此較低的 FET 導(dǎo)通并起到下拉電阻的作用。

類似地，當(dāng)輸入為“1”時(shí)，上部 FET 被激活并起到上拉電阻的作用。

編輯：hfy