如何利用電容和電感縮小PCB版面
介紹了低噪放的設(shè)計(jì)和原理圖版圖聯(lián)合仿真，但是生成的版圖比較大，占用了大量空間，接下來(lái)會(huì)用電容和電感來(lái)做匹配網(wǎng)絡(luò)，縮短微帶，節(jié)省空間。優(yōu)化后的版圖
通過電容，電感的匹配縮減了一半的版面。原理圖版圖聯(lián)合仿真仿真模型如下
仿真結(jié)果如下
PCB版圖生成實(shí)際中生產(chǎn)的PCB版圖一般使用Altium Designer，PADS，Cadence allegro三種制版軟件設(shè)計(jì)。
接下來(lái)將使用Altium Designer生成PCB版圖。
原理圖如下
按照ADS的電路圖布置原理圖，同時(shí)調(diào)整一下位號(hào)，元器件數(shù)值
PCB版圖如下
2D視圖
3D視圖
編輯：hfy
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