無(wú)線通信網(wǎng)絡(luò)的設(shè)計(jì)通常側(cè)重考慮帶寬、工作頻率和時(shí)延等因素。本文將著重介紹實(shí)現(xiàn)低時(shí)延性能的設(shè)計(jì)考慮因素，特別是從設(shè)備首次接收到信號(hào)，到信號(hào)到達(dá)其最終目的地之間的時(shí)間如何實(shí)現(xiàn)最小化。通常，這種功能性時(shí)延對(duì)許多應(yīng)用系統(tǒng)和用戶都非常關(guān)鍵，如電信運(yùn)營(yíng)商采用的低時(shí)延通信系統(tǒng)和應(yīng)用，以及高頻交易無(wú)線網(wǎng)絡(luò)的用戶。

在信號(hào)傳輸過程中，有很多地方都會(huì)發(fā)生延遲，從入射無(wú)線信號(hào)與天線交互，直到信號(hào)所包含的信息可以被使用或到達(dá)接收器等。要計(jì)算時(shí)延，有許多因素需要考慮。本文研究與軟件定義的無(wú)線電（SDR）設(shè)置相關(guān)聯(lián)的時(shí)延，該設(shè)置連接外部主機(jī)系統(tǒng)以運(yùn)行額外的應(yīng)用邏輯。因此，整個(gè)系統(tǒng)的總時(shí)延可以是以下時(shí)延之和；

˙無(wú)線鏈群時(shí)延

˙轉(zhuǎn)換器

˙傳輸層（位于轉(zhuǎn)換器和處理器之間）

˙DSP/處理

˙板外網(wǎng)絡(luò)層

˙應(yīng)用層

無(wú)線電鏈

無(wú)線電鏈群時(shí)延是信號(hào)從RF輸入傳播到轉(zhuǎn)換器所花費(fèi)的時(shí)間。造成時(shí)延的因素有很多，包括天線與轉(zhuǎn)換器之間的布線，以及PCB本身的走線時(shí)延。時(shí)延的大小取決于所用的電介質(zhì)和導(dǎo)體的幾何形狀，并且與頻率有關(guān)，通常測(cè)得的時(shí)延約為5-10ps/mm。一般來(lái)說(shuō)，介電常數(shù)越高，傳播距離越長(zhǎng)，群時(shí)延就越大。在大型無(wú)線電鏈路上，甚至?xí)憩F(xiàn)為納秒級(jí)的累積時(shí)延。

除了傳播時(shí)延，設(shè)計(jì)中的物理組件也影響群時(shí)延。特別是濾波器、放大器和比較器，通常都會(huì)對(duì)設(shè)備造成額外的群時(shí)延。一些要求苛刻的應(yīng)用通常都要求測(cè)量或模擬整個(gè)無(wú)線電鏈的群時(shí)延，從而更好地了解時(shí)延的來(lái)源。

整個(gè)無(wú)線電鏈的時(shí)延通常為數(shù)百皮秒到數(shù)十納秒不等，具體取決于設(shè)計(jì)和應(yīng)用。

轉(zhuǎn)換器

信號(hào)經(jīng)過無(wú)線電鏈之后，下一步就到達(dá)轉(zhuǎn)換器。在這一步需要考慮模擬采樣和數(shù)字轉(zhuǎn)換之間的時(shí)間。其中，在接收路徑上與模數(shù)轉(zhuǎn)換器（ADC）有關(guān)，在發(fā)送路徑與數(shù)模轉(zhuǎn)換器（DAC）有關(guān)。在這兩種情況下，模擬采樣與其數(shù)字表達(dá)之間的時(shí)延與許多因素相關(guān)，包括板載DSP（插值、通道化、濾波、上轉(zhuǎn)換或下轉(zhuǎn)換）以及數(shù)字傳輸機(jī)制（并行LVDS或串行JESD204鏈路）。變換器的復(fù)雜性增加，與之相關(guān)的時(shí)延也會(huì)增加。選擇具有低時(shí)延無(wú)線電的變換器，其關(guān)鍵是盡最大程度地減少DSP的使用，并通常著眼于高采樣率和盡可能小的數(shù)字緩沖器。

傳輸層和DSP

在轉(zhuǎn)換器和主機(jī)應(yīng)用之間，通常會(huì)用到FPGA或?qū)Ｓ?a href="http://m.makelele.cn/tags/asic/" target="_blank">ASIC，以支持各種DSP和調(diào)制/解調(diào)。這些器件通常包括影響時(shí)延的多個(gè)過程，比如傳輸層緩沖、收發(fā)器/ SERDES時(shí)延、DSP、緩沖，以及組幀/解幀。盡管這些過程對(duì)功能而言是必要的，但根據(jù)執(zhí)行的DSP數(shù)量和額外的應(yīng)用處理，時(shí)延對(duì)整個(gè)系統(tǒng)的影響可能相當(dāng)大。因此，需要將傳輸層視為不同的傳輸層部分（以太網(wǎng)、InfiniBand、PCIe、JESD204）進(jìn)行檢查，并在器件和主機(jī)端采取不同的時(shí)延與性能平衡方案。

傳輸層的選擇會(huì)影響應(yīng)用側(cè)的時(shí)延，因?yàn)橐子谠谶壿嫽蛴布袑?shí)現(xiàn)的設(shè)計(jì)，可能會(huì)帶來(lái)軟件、可維護(hù)性或成本方面的復(fù)雜性，或者性能方面的折衷。因此，我們必須仔細(xì)審查不同標(biāo)準(zhǔn)的影響，才能最好地確定最佳的傳輸層實(shí)現(xiàn)。

有些應(yīng)用對(duì)時(shí)延非常敏感，這類應(yīng)用的無(wú)線設(shè)計(jì)是一個(gè)挑戰(zhàn)，可能需要做很多折衷考慮。從PCB裸板所用的材料，到FPGA上實(shí)現(xiàn)DSP的復(fù)雜性，以及所用的網(wǎng)絡(luò)層，所有這些都是設(shè)計(jì)要考慮的重要因素。幸運(yùn)的是，這些折衷都可以量化，可以幫助確保在不犧牲其它性能要求的情況下，滿足系統(tǒng)的時(shí)延要求。在嘗試設(shè)計(jì)新系統(tǒng)之前，先搜索已商用的軟件定義無(wú)線電（SDR）解決方案會(huì)非常有用。因?yàn)檫@些方案都經(jīng)過精心設(shè)計(jì)，可以滿足各種應(yīng)用的極低時(shí)延要求。

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