”對于帶使能 EN 引腳的 LDO，雖然我們都知道是用來開、關(guān)器件，但是您知道如何靈活使用才能達(dá)到您想要的可靠電源的設(shè)計目標(biāo)嗎？閱讀本文您將得到啟發(fā)，并能舉一反三。

1. 以 ZL6205 為例，先簡單介紹一下。

致遠(yuǎn)微電子推出的 ZL6205 系列 LDO，具有低壓差（240mV@500mA），較好的輸出電壓精度（±1%），較大的負(fù)載電流特性，同時集成欠壓，過流，短路，過溫等保護功能。同樣 ZL6205 也帶 EN 腳，下文就以 ZL6205 為例，結(jié)合 ZL6205 內(nèi)部集成的快速放電電路，舉例說明 EN 腳在最常見的兩種使能方式下對輸出產(chǎn)生的不同效果。

圖 1 ZL6205 引腳信息

在了解 EN 腳不同使能方式之前，有必要了解下 ZL6205 的一些電氣特性。表 1 為 ZL6205 數(shù)據(jù)手冊里的部分電氣參數(shù)。VUVLO 為 ZL6205 的欠壓關(guān)斷閾值電壓，小于這個電壓值，芯片處于關(guān)閉狀態(tài)，REN 為內(nèi)部集成的下拉電阻，EN 懸空時內(nèi)部拉為低電平。EN 引腳為高電平使能引腳，在推薦的工作電壓范圍內(nèi)，VHI 和 VLO 分別為可靠識別的高電平（≥1.8V）和低電平（≤0.4V）。

表 1 相關(guān)電氣參數(shù)

但是表 1 中的 VHI 和 VLO 不是實際的使能電壓閾值，圖 2 的曲線才是 ZL6205 的在不同輸入電壓下的實際使能電壓閾值，可以看到隨著 ZL6205 輸入電壓的升高，使能電壓閾值會跟著升高，但 ZL6205 的使能電壓閾值的回滯電壓很小。例如 ZL6205 在 VIN=4.2V 的時候，VEN=1.2V 是上電時的使能電壓閾值，也是掉電時的禁能電壓閾值。

圖 2 EN 使能閾值與輸入電壓的關(guān)系

2. 方式一：直接上拉使能

圖 3 為電源常見的使能方式，EN 腳與 VIN 腳直接短接。當(dāng) ZL6205 上電時，VEN 始終 VIN 相等，有時候 VIN 與 EN 腳間串聯(lián)一個電阻（常見的數(shù) k 到數(shù)十 k），但通常 EN 引腳的輸入阻抗較大，ZL6205 的 REN 的阻值為 3MΩ，所以 EN 腳電壓信號還是會與 VIN 基本保持一致。

圖 3 直接上拉使能

按照上圖的電路設(shè)計，ZL6205 在輕載時上下電會得到圖 4 這樣的輸入輸出電壓曲線。這個電路的最大特點就是上下電過程中，輸出的開啟和關(guān)閉完全由芯片固有的欠壓閾值 VUVLO（2.1V）控制，而不受 VEN（EN 腳的邏輯閾值電壓）控制。各個時間段特點如表 2 所示。上下電過程中輸入電壓越過 VUVLO 后均有一段輸出跟隨輸入電壓的階段（t1~t2，t3~t4），該電路比較適合輸入電壓較為穩(wěn)定，且對輸出電壓上下電速度要求不高的場合。

表 2 各段時間電壓特征說明

圖 4 直接上拉使能輸入輸出電壓曲線

3. 方式二：電阻分壓使能

有時候需要 VIN 上升或者跌落到某一電壓（不小于 VUVLO）后，才允許 ZL6205 啟動輸出電壓或者關(guān)閉輸出電壓，這樣就需要圖 5 這樣的使能電路。根據(jù)圖 2 可知，ZL6205 在 VIN=2.2V~6.5V 的輸入電壓范圍內(nèi)的使能電壓閾值 VEN=1.2V±0.3V，這樣就可以通過電阻分壓來設(shè)置 ZL6205 的上電時的啟動電壓（或掉電時的關(guān)閉電壓）。

圖 5 電阻分壓使能

根據(jù)圖 5 可以得到以下公式。

VEN_SD：上電過程中期望的開啟電壓點（或者掉電過程中期望的關(guān)閉電壓點），該值需要大于 VUVLO（2.1V），小于 VIN。

VEN：VEN_SD 電壓對應(yīng)的器件實際使能閾值（可以根據(jù)圖 2 得到），要求精度不高時，可以統(tǒng)一按照 1.2V 來計算。

例如，對于常用的 3.3V 輸出版本的 ZL6205 來說，在電源上下電過程中，希望達(dá)到一定的電壓值，例如 3.6V，再開啟或者關(guān)閉 ZL6205。那么這個 3.6V 就是需要設(shè)定的電壓點 VEN_SD。根據(jù)圖 2 可知，輸入電壓為 3.6V 對應(yīng)的 VEN 為 1.15V。代入上面的公式得 R1：R2=2.13， 電阻 R1 和 R2 需要滿足這個比例，結(jié)合考慮功耗，穩(wěn)定性和 EN 輸入阻抗，推薦 R1=100k，R2 = 47k。

按照上面設(shè)計，ZL6205 上下電會得到圖 6 這樣的輸入輸出電壓曲線。對于常用的 3.3V 輸出版本的 ZL6205 來說，3.6V 的 VEN_SD 能滿足全負(fù)載范圍的壓差 VDROP 需要。各個時間段特點如表 3 所示。這個電路的最大特點就是上下電過程中，輸出的開啟和關(guān)閉完全由設(shè)定的 VEN_SD 來控制，而不受芯片的欠壓閾值 VUVLO（2.1V）控制。當(dāng)設(shè)置的 VEN_SD 大于穩(wěn)態(tài)輸出電壓 VOUT 時，上下電過程很快，看起來幾乎是一步到位，而沒有輸出跟隨輸入電壓的階段，在輸入電壓低于 VEN_SD 的階段無論輸入怎么波動都不會影響到輸出。所以該電路在輸入電壓上下電緩慢且不穩(wěn)定的場合中使用，輸出可以獲得更加快速且穩(wěn)定的上下電效果。

表 3 各段時間電壓特征說明

圖 6 電阻分壓使能輸入輸出電壓曲線

4. 其他使能的應(yīng)用

對于電源來說，利用 EN 腳控制輸出的方式還有很多。如圖 7 所示，該電路可以通過調(diào)整 RC 參數(shù)（R1 和 C4，R2 和 C8）來調(diào)整輸出上下電時序，也可以通過外部控制信號 POWER_EN1 和 POWER_EN2 來控制輸出電壓上下電時序。圖 8 則是利用第一路的輸出 VOUT1 作為輸入信號來控制第二路的輸出 VOUT2。從而實現(xiàn)需要的上電時序，這里由于篇幅限制，更多的電源的應(yīng)用電路和解決方案可訪問廣州立功科技官網(wǎng)。

圖 7 輸出電壓時序應(yīng)用電路一

圖 8 輸出電壓時序應(yīng)用電路二

文章轉(zhuǎn)載來源：https://www.eefocus.com/analog-power/471724