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簡述穩(wěn)定時間挑戰(zhàn)與改進(jìn)技巧

電子設(shè)計 ? 來源:網(wǎng)友電子設(shè)計發(fā)布 ? 作者:網(wǎng)友電子設(shè)計發(fā)布 ? 2021-11-24 15:05 ? 次閱讀
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在設(shè)計一個用于AC信號處理的數(shù)據(jù)采集系統(tǒng) (DAQ) 時,你的測試結(jié)果也許不滿足你所需的技術(shù)規(guī)格,其主要原因在于糟糕的失真性能。在這種情況下,你該怎么辦呢?也許你會首先檢查信號源,然后檢查電源、印刷電路板 (PCB) 布局布線,等等,不過問題依然存在。你是不是想過其它原因呢,比如說輸入信號的不穩(wěn)定?這有可能是一個非常重要的考慮因素。

在這片博文中,我將會談一談信號穩(wěn)定—以及輸入信號的不穩(wěn)定—如何影響失真性能。

圖1顯示了一個逐次逼近寄存器SAR模數(shù)轉(zhuǎn)換器 (ADC) 輸入電路的簡化模型和內(nèi)部采樣電容器的時域充電響應(yīng)。

圖1:使信號穩(wěn)定的電荷分布

在采集階段,有一個電荷從輸入信號源傳輸?shù)?a target="_blank">ADC的內(nèi)部采樣電容器,CSH內(nèi)。CSH 上的VIN 信號必須在采集時間,tAQ內(nèi),至少穩(wěn)定至最終值的最低有效位 (LSB) 的一半。很明顯,如果輸入源需要的穩(wěn)定時間比tAQ長,在tACQ結(jié)束時,CSH 上的殘余電壓誤差將大于LSB的一半,并且ADC輸出將會不準(zhǔn)確。

但是,失真并不僅僅是在某些輸入電壓值上觀察到的準(zhǔn)確性問題。失真表示ADC的輸入與輸出之間的非線性關(guān)系。換句話說,ADC傳遞曲線與這個方程式計算出的直線不一致,而這條直線在ADC輸入范圍內(nèi)具有恒定斜率和截距。那么,問題就在于,ADC輸入上的信號不穩(wěn)定如何在ADC響應(yīng)中產(chǎn)生失真或非線性呢?

一般說來,SAR ADC具有一個包含集成模擬采樣開關(guān)的開關(guān)電容器輸入結(jié)構(gòu)。開關(guān)的導(dǎo)通電阻,RON,具有一個相對于輸入信號電壓的非線性電阻。

圖2a顯示的是典型RON值與互補金屬氧化物半導(dǎo)體 (CMOS) 模擬開關(guān)的輸入電壓之間關(guān)系的曲線圖。非線性導(dǎo)通電阻調(diào)制穩(wěn)定時間常量,這樣的話,如圖2b所示,在tAQ 結(jié)束時,輸入正弦波與采樣電容器上的信號之間的殘余電壓誤差 (VERR) 也是非線性的。如果導(dǎo)通電阻是完全恒定的,誤差曲線將是一條直線(如圖3a和3b中所示),ADC輸出上將不會出現(xiàn)失真。

讓我們來看一個存在穩(wěn)定問題的例子。出于成本和簡化設(shè)計的原因,工業(yè)電力自動化應(yīng)用不使用具有SAR ADC的前端放大器。圖4顯示了一個典型電路。

圖4:無前端放大器的典型ADC電路

圖5顯示的是使用具有一個前端RC濾波器的16位、8通道ADS8568 SAR ADC的電路的AC性能。如圖4所示,在電路中不使用有源濾波的情況下,更高的電阻值和電容值將獲得更好的濾波器效果。然而,這會導(dǎo)致不太令人滿意的總諧波失真 (THD),這個值要遠(yuǎn)遠(yuǎn)劣于ADS8568數(shù)據(jù)表中-90dB的技術(shù)規(guī)格。一個二階RC濾波器將使性能變得更加糟糕。根本原因在于,輸入信號,VS,在ADC的采集時間內(nèi),并未在采樣電容器,CSH,上完全穩(wěn)定。

圖5:具有經(jīng)簡化前端RC濾波器的ADS8568的糟糕的AC性能

你可以用以下兩個方法來解決這個穩(wěn)定問題,并提升性能:

通過直接減少采樣率來增加采樣時間。你可以用方程式1計算出真實的采樣時間,通過減少采樣率來增加tACQ_Real 時間,這是因為ADC數(shù)據(jù)表中為(轉(zhuǎn)換時間)指定了一個最大值(方程式2):

圖6顯示了一個使用二階濾波器后的經(jīng)刷新測試結(jié)果。在把采樣率從10Ksps調(diào)整為1Ksps后,AC性能從之前的-65.46dBc大大改進(jìn)為-92dBc THD。

圖6:采樣時間增加后的測試結(jié)果

通過減少濾波器的階數(shù)和減少XFLT/RFLT 的值來加快穩(wěn)定。對于單階濾波器來說,通過將前端電容器的值從22nF減少到820pF,保持10kΩ電阻器不變,并使用同樣的10Ksps采樣率,THD從-70.97dBc提升到-96.88dBc。你可以通過使用更慢的1Ksps采樣率來進(jìn)一步將THD性能提高到-103.61dBc。

圖7顯示的是測得的結(jié)果。需要注意的一點是,穩(wěn)定時間改進(jìn)與RC濾波影響之間的權(quán)衡。

圖7:穩(wěn)定改進(jìn)之后的測試結(jié)果

有多種解決穩(wěn)定問題的方法。然而,這兩個方法是最簡單的。在設(shè)計一個SAR ADC數(shù)據(jù)采集系統(tǒng)時,需要特別注意信號穩(wěn)定這一問題。你使用過其它方法來解決穩(wěn)定問題嗎?請在下方給我留言,你是怎么成功解決這個問題的,或者你試過哪些方法,但是沒有奏效。

原文鏈接:

http://e2e.ti.com/blogs_/b/precisionhub/archive/2015/11/13/settling-time-challenge-and-improvement-tips

編輯:jq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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