數(shù)字硬件建模SystemVerilog(五)-文本值

System Verilog 擴(kuò)展了 Verilog 的 教據(jù)類型 ， 增強(qiáng)了指定文本值的方法。在介紹文本值之前我們先簡單回憶一下HDL中的四個(gè)狀態(tài)數(shù)據(jù)值。

四個(gè)狀態(tài)數(shù)據(jù)值

對于RTL建模，System Verilog使用硅中可能出現(xiàn)的值的四值表示。

• 0表示抽象數(shù)字低電平，沒有與之相關(guān)的電壓或電流。
• 1表示抽象數(shù)字高電平，無電壓或電流，
• Z表示抽象數(shù)字高阻抗，在多驅(qū)動(dòng)器電路中，值為0或1將覆蓋Z。一些編程運(yùn)算符和編程語句將Z值視為無關(guān)緊要的值。
• X表示多驅(qū)動(dòng)器電路中的未初始化值、不確定值或值沖突。在某些RTL模型上下文中，綜合編譯器將X值視為不關(guān)心值。

0、1和Z的值是實(shí)際硅中可能存在的值的抽象。

X的值不是實(shí)際的硅值。仿真器使用X來表示物理硅在特定情況下的行為的不確定性程度，例如，當(dāng)仿真無法預(yù)測實(shí)際硅值是0還是1（或三態(tài)器件的Z）時(shí)，對于綜合，X值還為設(shè)計(jì)工程師提供了一種方法來指定“don’t-care”條件，工程師不關(guān)心實(shí)際硅在特定條件下是否具有0值或1值。

文本值-Literal values (numbers)

System Verilog 擴(kuò) 展 了 Verilog 的 教 據(jù) 類 型 ， 增 強(qiáng) 了 指 定 文 本 值 的 方 法。這里的Literal values是直譯，即字面量或常量、文本值。在我理解來看，Literal是指某一數(shù)據(jù)類型的具體值。

文本值是整數(shù)或?qū)崝?shù)（浮點(diǎn)數(shù)）。SystemVerilog提供了幾種指定文本值的方法，還有一些文本值的語義規(guī)則，在編寫RTL模型時(shí)需要理解這些規(guī)則。

文本整數(shù)值-Literal integer values

文本整數(shù)值是一個(gè)整數(shù)，沒有小數(shù)點(diǎn)。（IEEE 1800 SystemVerilog標(biāo)準(zhǔn)使用術(shù)語“整數(shù)文本integer literal”而不是“文本整數(shù)literal integer”），文本整數(shù)可以通過多種方式指定：

• 簡單的十進(jìn)制整數(shù)值
• 二進(jìn)制、八進(jìn)制、十進(jìn)制或十六進(jìn)制整數(shù)值
• 大小文本整數(shù)值
• 有符號或無符號文本整數(shù)值

仿真和綜合工具都需要知道或假設(shè)文本整數(shù)值的特定特征。這些特點(diǎn)是：

• 值的位寬度（向量大?。?/li>
• 值的有符號性（有符號或無符號）
• 值的基數(shù)（也稱為基數(shù)）
• 2-state or 4-state value

這些特征影響值的操作和賦值。

簡單的十進(jìn)制文本整數(shù)

文本整數(shù)值可以指定為簡單的數(shù)字，如數(shù)字9，如以下代碼段所示：

result=d+9;

仿真和綜合將簡單的文本數(shù)視為：

• 32位寬的值
• 有符號
• 十進(jìn)制值
• 2態(tài)值（沒有位可以是Z或X）

這些特征以及 d 的特征將影響加法的執(zhí)行方式以及結(jié)果賦值的執(zhí)行方式。

二進(jìn)制、八進(jìn)制、十進(jìn)制和十六進(jìn)制文本整數(shù)?？梢詾槲谋菊麛?shù)值指定二進(jìn)制、八進(jìn)制、十進(jìn)制或十六進(jìn)制的特定基數(shù)，該基數(shù)使用撇號（’）指定（有時(shí)稱為“勾號”），后跟一個(gè)字母：b或B表示二進(jìn)制，o或O表示八進(jìn)制，d或D表示十進(jìn)制，h或H表示十六進(jìn)制。一些示例包括：

result=‘d9+‘h2F+‘bl010;

仿真和綜合將未指定大小的顯式基本文本數(shù)視為：

• 32位寬的值
• 無符號值（注意與有符號的簡單文本整數(shù)的差異）
• 規(guī)定的基準(zhǔn)值
• 4態(tài)值（任何或所有位可以是X或Z）

二進(jìn)制值的每個(gè)位可以是0、l、X或Z；八進(jìn)制值的每個(gè)3位組可以是0~7、X或Z；十進(jìn)制值的每個(gè)位可以是0~9、X或Z;十六進(jìn)制值的每個(gè)4位組可以是0~9、a~F、X或Z。

有符號文本整數(shù)。默認(rèn)情況下，具有指定基的文本值在操作和賦值中被視為無符號值?？梢酝ㄟ^在撇號之后和基本說明符之前添加字母s或S來覆蓋此默認(rèn)值。

result=’sd9+‘sh2F+‘sbl0l0;

在某些操作和賦值語句中，有符號值與無符號值的處理方式不同。后面討論了有符號和無符號值對運(yùn)算符和運(yùn)算的影響。

調(diào)整文本整數(shù)的大小

默認(rèn)情況下，在操作、編程語句和賦值語句中，簡單文本數(shù)和指定了基數(shù)的文本數(shù)被視為32位值。此默認(rèn)值不能準(zhǔn)確表示使用其他向量大小的硬件模型。

具有特定基的值也可以指定特定的位寬度。用于表示值的位數(shù)在撇號、有符號性和基本規(guī)范之前指定:

Result=16‘d9+8‘h2F+4‘bl010;

八進(jìn)制值的使用已經(jīng)過時(shí)幾十年了。文本十進(jìn)制值很容易與其他數(shù)字混淆。

有個(gè)老工程笑話適用于這里。。。

Thereare10typesofpeopleintheworld,thosethatunderstandbinary，andthosethatdon’t

世界上有10種人，懂二進(jìn)制的和不懂二進(jìn)制的

不匹配的大小和值檢測規(guī)則

下面的規(guī)則是編寫HDL代碼中最難檢查的，也是大部分人不注意的！

指定一個(gè)位寬不同于表示該值所需位數(shù)的文本整數(shù)是合法的。例如：

SystemVerilog始終調(diào)整該值以匹配指定的大小。這些規(guī)則是：

• 當(dāng)大小小于值的位時(shí)，值的最左邊位被截?cái)唷?/li>
• 當(dāng)大小大于該值的位數(shù)時(shí)，該值保持?jǐn)U展。使用以下規(guī)則填充附加位：
• 如果值的最左邊位為0或l，則額外的高位用0填充。
• 如果該值的最左邊位為Z，則附加的高位用Z填充
• 如果該值的最左側(cè)位為X，則額外的高位用X填充。

請注意，即使將文本整數(shù)指定為有符號整數(shù)，該值也不會進(jìn)行符號擴(kuò)展。符號擴(kuò)展發(fā)生在有符號文本值用于操作和賦值語句時(shí)，這將在后面中討論。

前面代碼段的值調(diào)整為：

4’hFACE//截?cái)酁?’hE
16’sh8//延伸至16’sh0008
32’bZ//擴(kuò)展到32’bZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ

當(dāng)發(fā)生截?cái)鄷r(shí)，仿真器可能會報(bào)告非致命警告消息，但不需要報(bào)告警告。仿真器將無聲地?cái)U(kuò)展文本值以匹配大小，而不會生成任何警告。存在在仿真中驗(yàn)證設(shè)計(jì)功能而未意識到尺寸/值不匹配的風(fēng)險(xiǎn)。使用lint檢查器時(shí)將顯示文本值中的任何不匹配。

附加文本值規(guī)則

問號（？）可以用來代替Z來表示高阻抗。在大多數(shù)情況下，字母Z是表示高阻抗的更直觀的方式。然而，有些運(yùn)算符和編程語句使用高阻抗值來表示不關(guān)心狀態(tài)。對于這些不關(guān)心的情況，使用問號表示高阻抗會更直觀。

在文本值中的任何位置都可以使用分割以下的字符（_），仿真、綜合編譯器等都可以解析，同時(shí)SystemVerilog代碼的工具會忽略下劃線。在數(shù)字中添加一個(gè)下劃線有助于使長數(shù)字更具可讀性，尤其是二進(jìn)制值-下劃線也可用于顯示值中的子字段，

向量填充文本值

SystemVerilog提供了一種特殊形式的無大小文本整數(shù)，它將任何大小的向量的所有位設(shè)置為0、l、X或Z。文本值的向量大小根據(jù)其上下文自動(dòng)確定。

• ‘0用0填充左側(cè)的所有位
• ‘1用1填充左側(cè)的所有位
• ‘z或’Z用z填充左側(cè)的所有位T
• ‘x或’X用x填充左側(cè)的所有位

使用向量填充文本整數(shù)的示例如下：

向量填充文本整數(shù)是建?？缮炜s設(shè)計(jì)的一個(gè)重要構(gòu)造，對于不同的設(shè)計(jì)配置，可具有不同的向量寬度。本章后面章節(jié)討論了可配置向量大小的建模。

這些向量填充文本整數(shù)不是傳統(tǒng)Verilog的一部分。它們是作為原始Verilog語言的SystemVeri1og擴(kuò)展的一部分添加的。

浮點(diǎn)文本值（實(shí)數(shù)）

SystemVerilog將浮點(diǎn)值稱為實(shí)數(shù)。實(shí)數(shù)使用64位雙精度浮點(diǎn)表示。文本浮點(diǎn)值是通過在文本數(shù)字中使用小數(shù)點(diǎn)來指定的。必須在小數(shù)點(diǎn)的兩側(cè)指定一個(gè)值。

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審核編輯 ：李倩