加利福尼亞山景城2022年4月22日/美通社/ -- 新思科技近日宣布其工程變更命令（Engineering Change Orders, ECO）解決方案Tweaker?ECO獲得群聯(lián)電子的采用，有效協(xié)助該NAND控制芯片及儲存解決方案領導廠商實現(xiàn)卓越的設計到簽核運算能力，并加速其下一代大型設計的設計周轉(zhuǎn)時間。這項突破性技術讓群聯(lián)電子成功將芯片設計周期的 ECO 迭代減少 50%，并將整體ECO 周轉(zhuǎn)時間縮短3 倍，確保其設計團隊針對大型設計容量具有設計靈活性，同時在人工智能(AI)、數(shù)據(jù)中心、汽車電子、超級連接、超級運算、工業(yè)和消費等設計應用上，也達到理想的功耗、性能和面積 (PPA) 優(yōu)化目標。

隨著芯片設計的尺寸和復雜性不斷增加，傳統(tǒng)ECO工具面臨更多提升運算能力、增加機器儲存和存儲器容量的需求。采用層次化設計等傳統(tǒng)的ECO策略與工具，常常無法將大型設計所需的存儲器、儲存空間和運行時間降至最低，從而影響到設計的生產(chǎn)力。而新思科技Tweaker ECO的全新Gigachip Hierarchical技術， 能夠大幅縮短周轉(zhuǎn)時間并減少數(shù)百個千兆字節(jié)的存儲器，同時帶來可預測的設計收斂以及更少的 ECO 迭代，并保證其準確性。具備Gigachip Hierarchical的ECO 技術提供了可預測的層次式收斂(Hierarchical Convergence)，經(jīng)優(yōu)化后能在單一機器上同時執(zhí)行超過 1 億個器件單元的設計和數(shù)百個多模式場景，相較于傳統(tǒng)的 ECO 流程，該技術能大幅降低所需的硬件資源。

群聯(lián)電子處長張家源表示："先進節(jié)點的設計具有嚴格的PPA門檻，因此不能容許時序錯誤和冗長的ECO收斂時間。透過部署具備 Gigachip Hierarchical技術的新思科技Tweaker ECO，我們以超過三倍的速度大幅改善了從設計到簽核的生產(chǎn)力、效率和上市時間的目標。借由與新思科技簽核產(chǎn)品組合的深度整合，我們的設計團隊不僅確保一次流片成功，還大大減少了設計迭代的次數(shù)以及所需的存儲數(shù)量。對我們的客戶而言，這是一個了不起的里程碑，而我們也期望能繼續(xù)與新思科技合作，為不斷演進的半導體產(chǎn)業(yè)持續(xù)創(chuàng)造新一代的設計。"

隨著大量支持AI軟件的投資與定制化芯片的開發(fā)，簽核場景的數(shù)量相應提高，加上先進工藝節(jié)點的物理復雜性不斷提升，快速準確的ECO收斂成為芯片實現(xiàn)過程中關鍵且持續(xù)成長的一環(huán)。Tweaker ECO運用了創(chuàng)新的 Gigachip Hierarchical ECO 技術， 能以更快速的執(zhí)行時間、更少的存儲器以及可擴展的架構(gòu)來處理市場上的大規(guī)模芯片。比起傳統(tǒng)的ECO流程，Tweaker ECO所需的硬件資源較少，這讓群聯(lián)電子能有效地使用單一機器降低其每次執(zhí)行的成本，從而使設計的成本降至更低。

新思科技芯片實現(xiàn)事業(yè)部副總裁Sanjay Bali 表示："隨著設計邁向更小的制程節(jié)點，設計收斂的挑戰(zhàn)因物理場景數(shù)量的提高而顯著增加。每次出現(xiàn)ECO都可能影響流片的時間表，業(yè)界需要一個有效的解決方案以盡早辨識、分析、處理和恢復芯片可靠性問題。Tweaker ECO的Gigachip Hierarchical技術移除了傳統(tǒng)的設計障礙并降低了運算成本，讓客戶得以有效推出大規(guī)模芯片設計產(chǎn)品。"

作為新思科技簽核產(chǎn)品組合的一部分，Tweaker 是業(yè)界領先具備靈活流程控制和整合 GUI 的完整ECO 解決方案，整合了具備時序和信號完整性分析與簽核的業(yè)界標準新思科技 PrimeTime? 、寄生提取(Parasitic Extraction)業(yè)界標準的StarRC?以及IC Compiler?II 和Fusion Compiler?，讓開發(fā)者有信心以更快的設計收斂路徑，實現(xiàn)先進制程節(jié)點對芯片設計的所有PPA要求。

上市時間

新思科技Tweaker ECO已經(jīng)上市。更多相關資訊，請參考Tweaker ECO。