電子發(fā)燒友網(wǎng)報道（文/黃晶晶）國產(chǎn)EDA廠商芯華章主要發(fā)力數(shù)字芯片驗證領(lǐng)域，七大產(chǎn)品系列包括：硬件仿真系統(tǒng)、FPGA原型驗證系統(tǒng)、智能場景驗證、形式驗證、邏輯仿真、系統(tǒng)調(diào)試以及驗證云。在最近，芯華章發(fā)布數(shù)字驗證調(diào)試系統(tǒng)，這也是為了應對當前SoC芯片設計的痛點，而做出了創(chuàng)新。

數(shù)字芯片驗證調(diào)試有哪些痛點？

在發(fā)布會現(xiàn)場，來自行業(yè)的專家學者、行業(yè)伙伴等也受邀出席，包括合肥市微電子研究院院長陳軍寧、電子科技大學電子科學與工程學院副教授黃樂天、中興微電子有線系統(tǒng)部部長賀志強、平頭哥上海半導體技術(shù)IP驗證及軟硬協(xié)同驗證負責人張?zhí)旆?、燧原科技資深架構(gòu)師鮑敏祺等，他們數(shù)字驗證存在的問題痛點，以及驗證EDA技術(shù)趨勢等進行了分享交流。

談及前端驗證面臨的挑戰(zhàn)時，燧原科技鮑敏祺表示：“一方面芯片驗證場景日益復雜，從單純的功能驗證到今天面對整個系統(tǒng)級、場景級的驗證；另一方面，面對激烈的市場競爭，芯片集成規(guī)模不斷擴大，研發(fā)周期卻不斷縮短，驗證的重要性日益突出。”

中興微賀志強也談及，在質(zhì)量和效率的雙重要求下，很多主觀和客觀的數(shù)據(jù)之間如何佐證，不同的流程、方法、工具之間如何關(guān)聯(lián)，這是驗證的痛點問題，也希望像芯華章一樣能夠聚焦在驗證方面與客戶一同，不僅提供更高性能的工具，也將痛點的解決方案固化到流程當中，集成到工具當中。

平頭哥上海半導體技術(shù)IP驗證及軟硬協(xié)同驗證負責人張?zhí)旆?，在談到一般調(diào)試工具在應用中的挑戰(zhàn)時提到，debug工具對于SoC系統(tǒng)的驗證作用，比如通過看波形調(diào)試一些問題，x-propagation的手段去查X態(tài)的傳播問題，再比如調(diào)試performance，做一些performance方面的分析，希望有一些圖形化的呈現(xiàn)。但現(xiàn)有debug功能實際上并沒有或者并不及時滿足客戶的這種業(yè)務需求。

“也就是說，在實際應用中，各個芯片的產(chǎn)品調(diào)試特征不同，對調(diào)試會產(chǎn)生非常多樣化的細分需求。因此我們希望能夠在國產(chǎn)EDA工具里面看到一些開放的接口，便于進行二次開發(fā)。比如說讀取波形，讀取仿真信息，對數(shù)據(jù)庫進行一些調(diào)整等等，這樣的話就可以幫助客戶或者幫助用戶快速的去構(gòu)建自己的系統(tǒng)和平臺，提高生產(chǎn)效率?！彼f道。

調(diào)試debug的重要性與三大供需落差

根據(jù)EDA業(yè)界的分析，在整個設計驗證流程中，驗證占70%的工作量，其中調(diào)試debug占比40%。

芯華章科技研發(fā)副總裁林揚淳表示，在驗證的流程中，包括prototyping 、emulation、simulation、Formal verification等等都需要調(diào)試。debug在其中穿針引線、綜合資料，包括波形、覆蓋率等等，然后加以分析，進而達到有效率的調(diào)試和診斷。就算是非調(diào)試的場景，客戶也常常利用debug tool來檢視和理解整個設計，包括designtopology等。因此，在整個設計驗證的流程中，debug是不可欠缺、無法替代的。

如此重要的debug調(diào)試，在供需之間存在極大的落差，可以從三方面加以闡釋。

林揚淳分析，一是缺乏創(chuàng)新。人工智慧、機器學習和云計算已是不可逆的趨勢。而目前市面上的產(chǎn)品卻甚少掌握。

其次是資料的碎片化、凌亂甚至矛盾。點、步驟之間常常需要translation，例如EDIF Netlist之間的轉(zhuǎn)換。這不僅耗時，更容易出錯。造成如此現(xiàn)象最根本的原因，就是缺乏整體性的規(guī)劃，僅憑商業(yè)并購，將不同公司的工具拼湊在一起造成的。

再者，設計日新月異，規(guī)模和復雜度不斷增加，因而對debug產(chǎn)品在performance方面的要求也在不斷提高。

面對目前在驗證調(diào)試方面的挑戰(zhàn)，芯華章采取了上層的application和底層foundation，齊頭并進、全新建構(gòu)的策略，開發(fā)出統(tǒng)一的database、GUI、Parser甚至debug等等，讓上層的application，比如emulation、simulation、Formal verification、prototyping等等，都能糅合在一起。對各類設計在不同的場景下，都可以提供定制化的驗證解決方案，也就是我們的FusionVerify Platform。

芯華章基于創(chuàng)新架構(gòu)的數(shù)字驗證調(diào)試系統(tǒng)：昭曉Fusion Debug

誠然，在數(shù)字芯片驗證調(diào)試方面，芯華章傾聽到客戶們的痛點需求，在充分定位需求、積極投入研發(fā)之后，芯華章正式發(fā)布基于創(chuàng)新架構(gòu)的數(shù)字驗證調(diào)試系統(tǒng)——昭曉Fusion Debug。

該系統(tǒng)基于芯華章自主開發(fā)的調(diào)試數(shù)據(jù)庫和開放接口，可兼容產(chǎn)業(yè)現(xiàn)有解決方案，提供完善的生態(tài)支持，并具備易用性、高性能等特點，能夠幫助工程師簡化困難的調(diào)試任務，有效解決難度不斷上升的設計和驗證挑戰(zhàn)。

芯華章科技軟件研發(fā)總監(jiān)黃世杰表示，相比于國際主流數(shù)字波形格式，芯華章的昭曉Fusion DebugTM 采用完全自研的高性能數(shù)字波形格式XEDB。該波形格式借助創(chuàng)新的數(shù)據(jù)格式和架構(gòu)，具備高性能、高容量、高波形壓縮比等特點，其提供的高效編碼和壓縮方案，在實際測試中可以帶來比國際主流數(shù)字波形格式超8倍的壓縮率。

與其它商業(yè)波形格式相比，XEDB的讀寫速度快至3倍，并支持分布式架構(gòu)，可充分利用多臺機器的物理資源來提升整體系統(tǒng)的性能，實測中表現(xiàn)出的波形寫入速度可以比單機模式提高5倍以上，這對復雜的軟硬件協(xié)同驗證與調(diào)試至關(guān)重要。

在提供完整調(diào)試解決方案的同時，昭曉Fusion DebugTM由創(chuàng)新的設計推理引擎和高性能分析引擎提供動力，能夠支持統(tǒng)一且高性能的編譯，快速加載仿真結(jié)果和信號顯示，輕松進行信號連接跟蹤和根本原因分析。

根據(jù)實際項目數(shù)據(jù)顯示，在完整的設計及原理圖模塊化加載中，昭曉Fusion DebugTM 的速度比其他商用EDA工具快至5倍，能滿足大規(guī)模SoC 設計調(diào)試的需求，并大大提高了驗證效率，從而加速芯片設計創(chuàng)新。

芯片設計規(guī)模化和智能化，需要EDA的創(chuàng)新

近年來，芯片設計的規(guī)模越來越大，摩爾定律逐漸走向極限，芯片驗證的難度也隨之提高。在談到下一代設計驗證工具時，陳軍寧與黃樂天均從不同角度指出，下一代EDA工具需要增強工具間的融合以及更智能化，在減少人力投入的同時，進一步充分利用機器學習、云計算等創(chuàng)新技術(shù)，從而提高芯片驗證與設計效率。

黃樂天還認為，以chiplet為代表的新一代集成電路的設計方法學在不斷迭代，那么我們的驗證上有沒有驗證方法學跟這種新的設計方法學進行配合。chiplet的設計空間增加了一個新的維度，在目前這種新的設計規(guī)模越來越大，軟件結(jié)合越來越緊密的情況下，新的驗證方法學或者說驗證工具上還有很大的改進和整合的空間。