集成電路是任何電子設(shè)備的核心?，F(xiàn)在，這些芯片的性能和時(shí)鐘頻率越來越高，以滿足互聯(lián)網(wǎng)上的高速數(shù)據(jù)流量，或密集的 CPU 任務(wù)本身。時(shí)間/速度是這些設(shè)備最重要的方面，公司正在推動(dòng)自己在更短的時(shí)間內(nèi)實(shí)現(xiàn)這一高性能目標(biāo)。因此，時(shí)序/簽核是解決 ASIC 芯片設(shè)計(jì)的高吞吐量要求以決定整體上市時(shí)間的一個(gè)非常關(guān)鍵的關(guān)鍵階段。

有多種 EDA 工具可用于通過數(shù)據(jù)路徑優(yōu)化進(jìn)行時(shí)序分析和時(shí)序修復(fù)。但是，本文的主要重點(diǎn)是在不影響其他時(shí)序分析矩陣的情況下，使用延遲時(shí)鐘技術(shù)提供剩余設(shè)置時(shí)序修復(fù)的見解/算法。

修復(fù)設(shè)置違規(guī)的基本方法

當(dāng)數(shù)據(jù)路徑與捕獲觸發(fā)器捕獲的時(shí)鐘進(jìn)行緩慢比較時(shí)，就會(huì)發(fā)生設(shè)置違規(guī)?？紤]到這一點(diǎn)，有各種方法可以修復(fù)設(shè)置。

數(shù)據(jù)路徑優(yōu)化

有很多方法可以修復(fù)優(yōu)化的數(shù)據(jù)路徑，如 Upsize、vtswap 和在數(shù)據(jù)路徑中插入緩沖區(qū)中繼器等。這可以使用簽核工具的生態(tài)生成功能來實(shí)現(xiàn)。在運(yùn)行一輪時(shí)序修復(fù)后，簽核時(shí)序工具已經(jīng)應(yīng)用了所有可能的數(shù)據(jù)路徑優(yōu)化技術(shù)。它無法通過進(jìn)一步優(yōu)化數(shù)據(jù)路徑來修復(fù)剩余的違規(guī)行為，否則它可能會(huì)導(dǎo)致其他路徑的質(zhì)量下降，或者沒有進(jìn)一步優(yōu)化數(shù)據(jù)路徑的范圍。

使用有用的傾斜

要修復(fù)剩余的設(shè)置違規(guī)，我們別無選擇，只能修復(fù)簽核工具中的路徑。

觸摸時(shí)鐘路徑是解決方案之一，here。

如果數(shù)據(jù)路徑經(jīng)過優(yōu)化，那么修復(fù)設(shè)置違規(guī)的最后一個(gè)選項(xiàng)是使用“有用的傾斜”概念。有用的偏移涉及兩種方法：早期時(shí)鐘和延遲時(shí)鐘。要么減少啟動(dòng)時(shí)鐘延遲，要么增加捕獲時(shí)鐘延遲。但是，要更改時(shí)鐘，必須確保上游（早期時(shí)鐘）和下游（晚期時(shí)鐘）路徑不違反。

早期發(fā)射時(shí)鐘

早期時(shí)鐘需要檢查 PnR 實(shí)現(xiàn)工具中的物理網(wǎng)絡(luò)/單元位置，然后為早期時(shí)鐘確定合適的候選者。同樣為了在簽核工具中實(shí)現(xiàn)早期時(shí)鐘生態(tài)，新網(wǎng)絡(luò)中提取的 r/c 將有更大的差異。因此，早期時(shí)鐘對(duì)實(shí)現(xiàn)和簽核工具之間的 RC 產(chǎn)生最大影響。為了實(shí)現(xiàn)早期時(shí)鐘，除了物理變化之外，還使用了斷開/連接等邏輯變化，因此始終運(yùn)行形式。

延遲捕獲時(shí)鐘

對(duì)于后期時(shí)鐘，新添加的時(shí)鐘單元將放置在捕獲觸發(fā)器附近，并且新創(chuàng)建的網(wǎng)絡(luò)的網(wǎng)絡(luò)長(zhǎng)度將非常小。因此，R/C 提取數(shù)據(jù)仍然有效，因?yàn)?RC 值變化的影響很小。最好使用“延遲打卡”方法來創(chuàng)建生態(tài)。

為什么我們專注于延遲時(shí)鐘而不是早期時(shí)鐘

如前所述，延遲時(shí)鐘對(duì) eco 實(shí)現(xiàn)工具和簽核時(shí)序工具之間的 RC 相關(guān)性的影響最小。如果有多個(gè)路徑匯聚在同一個(gè)端點(diǎn)，很容易根據(jù)端點(diǎn)分離路徑并在端點(diǎn)上應(yīng)用設(shè)置修復(fù)，可以修復(fù)大部分設(shè)置路徑。

多場(chǎng)景分析功能可以輕松檢查同一會(huì)話中的建立/保持違規(guī)。

執(zhí)行

我們按照以下算法使用延遲時(shí)鐘創(chuàng)建設(shè)置生態(tài)。

將上述流程圖步驟合并到腳本中需要一次性的努力。生成腳本后，它會(huì)減少分析所有路徑和生成時(shí)序生態(tài)的總時(shí)間。

我們能夠部署上述算法中的所有步驟，并在采用深亞微米技術(shù)的設(shè)計(jì)上運(yùn)行它。腳本可以分析所有設(shè)置路徑并創(chuàng)建兩個(gè)輸出文件。1.summary.csv 和 2.late_clock_eco.tcl

考慮從 UFF0/CK 到 FFF1/D 違反設(shè)置的 Image-2 場(chǎng)景。［示例輸出如下所示］。

summary.csv

startpoint，endpoint，slack，setup_from_ep，hold_on_ep，late_clock_count

UFF0/CK，UFF1/D，-0.040，-0.051，0.080，0

late_clock_eco.tcl

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

add_buffer_on_flop_clock_pin UFF1

對(duì)于具有建立/保持、違反多個(gè)場(chǎng)景的設(shè)計(jì)?？梢栽诤灪斯ぞ咧屑虞d感興趣的設(shè)置/保持場(chǎng)景，腳本可以生成生態(tài)，而不會(huì)干擾未違反的設(shè)置/保持路徑。

如果違反下一個(gè)周期設(shè)置，腳本將不會(huì)在 UFF1/CK 上添加任何緩沖區(qū)。同樣，如果在 UFF1/D 上違反了保持，腳本將不會(huì)在 UFF1/CK 上添加任何緩沖區(qū)。

增加下一個(gè)循環(huán)路徑的設(shè)置余量［UFF1/CK to UFF2/D］后，增加相同循環(huán)的保持余量［UFF1/D］，運(yùn)行腳本將添加緩沖區(qū)。

案例分析

上面的流程/腳本用于一個(gè)塊來修復(fù)設(shè)置違規(guī)。在使用這個(gè)腳本之前，做了以下假設(shè)：

參考?jí)K在 PnR 中具有中等擁塞。對(duì)于高度擁塞的設(shè)計(jì)，緊張的布線資源或高度利用的設(shè)計(jì)將沒有足夠的空間進(jìn)行生態(tài)實(shí)施。

實(shí)現(xiàn)/PNR 工具和簽核時(shí)序工具之間的相關(guān)性是正確的。

STA工程師對(duì)后端實(shí)現(xiàn)工具有一定的了解，如果在實(shí)現(xiàn)eco時(shí)遇到任何問題，可以進(jìn)行調(diào)試。

下面是設(shè)計(jì)復(fù)雜度：

技術(shù)：深亞微米

放置的細(xì)胞數(shù)（大約）：1100 K

利用率（stdcell-row/total）：40%/50%

總添加的延遲時(shí)鐘單元：7250

QOR 比較

上述算法中的進(jìn)一步補(bǔ)充

對(duì)于復(fù)雜的高速設(shè)計(jì)，目標(biāo)插入延遲/最大延遲至關(guān)重要。在修復(fù)時(shí)序違規(guī)時(shí)，限制不得超過最大延遲。這種特殊情況也可以添加到上述算法中。

STA 分析變得越來越重要，并且是解決高性能計(jì)算、高級(jí)圖形和網(wǎng)絡(luò) SOC 的高吞吐量要求的關(guān)鍵領(lǐng)域，以決定在當(dāng)今充滿挑戰(zhàn)的低節(jié)點(diǎn)技術(shù)時(shí)代的整體上市時(shí)間。創(chuàng)建了新的算法和腳本來修復(fù)建立/保持時(shí)序問題。這將有助于減少 Timing signoff 關(guān)閉，從而縮短上市時(shí)間。即使在數(shù)據(jù)路徑完全優(yōu)化之后，使用延遲時(shí)鐘來實(shí)現(xiàn)有用的偏移確實(shí)有助于更快、更準(zhǔn)確的時(shí)序收斂，而無需任何手動(dòng)操作。

審核編輯：郭婷