AD9528是ADI(亞德諾半導(dǎo)體技術(shù)有限公司,Analog Devices, Inc. 簡稱ADI )出品的一款雙級PLL，集成JESD204B SYSREF發(fā)生器，可用于多器件同步。第一級鎖相環(huán)(PLL) (PLL1)通過減少系統(tǒng)時(shí)鐘的抖動，從而實(shí)現(xiàn)輸入基準(zhǔn)電壓調(diào)理。第二級PLL (PLL2)提供高頻時(shí)鐘，可實(shí)現(xiàn)來自時(shí)鐘輸出驅(qū)動器的較低積分抖動以及較低寬帶噪聲。外部VCXO提供PLL2所需的低噪聲基準(zhǔn)電壓，以滿足苛刻的相位噪聲和抖動要求，實(shí)現(xiàn)可以接受的性能。片內(nèi)VCO的調(diào)諧頻率范圍為3.450 GHz至4.025 GHz。集成的SYSREF發(fā)生器輸出單次、N次或連續(xù)信號，并與PLL1和PLL2輸出同步，以便對齊多個(gè)器件的時(shí)間。

AD9528產(chǎn)生最高頻率為1.25 GHz的六路輸出（輸出0至輸出3、輸出12和輸出13），以及最大頻率高達(dá)1 GHz的八路輸出。每一路輸出均可配置為直接從PLL1、PLL2或內(nèi)部SYSREF發(fā)生器輸出。14路輸出通道的每一路都包含一個(gè)帶數(shù)字相位粗調(diào)功能的分頻器，以及一個(gè)模擬微調(diào)相位延遲模塊，允許全部14路輸出具有時(shí)序?qū)R的高度靈活性。AD9528還可用作靈活的雙通道輸入緩沖器，以便實(shí)現(xiàn)14路器件時(shí)鐘和/或SYSREF信號的分配。

AD9528需要配置的部分如下：

PLL1配置；

PLL2配置；

SYSREF配置；

輸出通道配置；

下面對各個(gè)配置進(jìn)行詳細(xì)說明：

1，PLL1配置。

PLL1的內(nèi)部結(jié)構(gòu)如下：

PLL1 支持外部壓控晶體振蕩器（VCXO），外部雙路可選的參考時(shí)鐘。VCXO和參考時(shí)鐘支持LVDS和COMS兩種可選的輸入電平。兩路參考輸入和VCXO路徑上分別均有數(shù)字時(shí)鐘分頻器（Ra,Rb,N1） 。

參考時(shí)鐘輸入選擇支持引腳控制和軟件控制兩種模式，一般情況下，默認(rèn)使用軟件控制。通過寄存器0x010A的bit2來控制，bit2 = 0, 采用軟件控制模式，bit2 = 1，采用引腳控制模式。

參考時(shí)鐘和VCXO的輸入模式通過寄存器 0x0108 和 0x0109 控制，均支持 差分LVDS輸入，單端CMOS正極（P端）輸入，單端CMOS負(fù)極（N端）輸入。均有比特位來控制，詳情參考AD9528的datasheet。

兩路參考輸入和VCXO路徑上的數(shù)字時(shí)鐘分頻器分頻數(shù)均為10比特，1--1023之間的任意整數(shù)分頻。

在本教程設(shè)計(jì)中，PLL1配置如下:

參考輸入采用 B 端CMOS電平正極（P端）輸入;

參考輸入頻率為50.00MHz;

VCXO的輸入頻率為100.00MHz;

參考輸入B的時(shí)鐘分頻數(shù)為1;

VCXO的時(shí)鐘分頻數(shù)為2;

送到鑒相器（PFD）輸入端的兩個(gè)時(shí)鐘頻率均為50.00MHz，保證PLL鎖定后VCXO的輸出時(shí)鐘頻率為100.00MHz

2，PLL2配置。

PLL2的內(nèi)部結(jié)構(gòu)如下：

PLL2的輸入?yún)⒖紩r(shí)鐘為PLL1的VCXO的輸出時(shí)鐘，PLL2內(nèi)部有內(nèi)置的VCO（壓控振蕩器）。VCO到鑒相器路徑上有兩個(gè)分頻計(jì)數(shù)器（M1，N2）。M1可配置為 3,4,5 。N2為8比特計(jì)數(shù)器，支持1-256的任意整數(shù)分頻。PLL2的內(nèi)部VCO的輸出頻率范圍為：3.45GHz -- 4.025 GHz 。

在本教程設(shè)計(jì)中，PLL2配置如下:

分頻計(jì)數(shù)器M1：4 ；

分頻計(jì)數(shù)器 N2：10 ；

保證VCO穩(wěn)定時(shí)的輸出頻率為 4.00GHz，在VCO的支持輸出頻率之內(nèi)。

3，SYSREF 配置

SYSREF支持三種配置模式，通過寄存器0X0403的bit[7:6]來控制，分別為，bit[7:6]：

00 = 外部輸入模式。

01 = 外部輸入重采樣模式。

1x = 內(nèi)部生成模式。

（1）外部輸入模式。

該模式下，使用外部的 SYSREF_IN 作為 SYSREF 作為信號源，SYSREF_ IN 輸入可配置為差分輸入（LVDS電平）和單端輸入（CMOS電平）。此模式下，SYSREF_REQ 引腳和 0X0403 的bit0 （SPI SYSREF請求）為使用。

此模式下的SYSREF信號路徑如下圖所示：

（2）外部輸入重采樣模式。

該模式下，使用外部的 SYSREF_IN 作為 SYSREF 作為信號源，并通過PLL1的輸出時(shí)鐘或PLL2的輸出時(shí)鐘對SYSREF_IN信號采樣，SYSREF_ IN 輸入可配置為差分輸入（LVDS電平）和單端輸入（CMOS電平）。此模式下，SYSREF_REQ 引腳和 0X0403 的bit0 （SPI SYSREF請求）為使用。

此模式下的SYSREF信號路徑如下圖所示：

（3）內(nèi)部生成模式。

SYSREF模式發(fā)生器（ SYSREF pattern generator）生成用戶定義的SYSREF信號。模式發(fā)生器的輸入時(shí)鐘由源自VCXO_IN引腳的信號提供，或由PLL2反饋節(jié)點(diǎn)的信號提供。模式發(fā)生器包含一個(gè)固定的2分頻比，一個(gè)可編程的16位K分頻器（由寄存器0x0401和寄存器0x0400設(shè)置），以對SYSREF的脈沖寬度進(jìn)行配置。K的值介于0到65535之間，總分頻系數(shù)為2×K，是在K分頻器寄存器中編程值的兩倍。例如，如果碼型發(fā)生器的輸入時(shí)鐘為122.88 MHz，則最大SYSREF周期為131,070 / 122,880,000秒（1066μs）。模式發(fā)生器充當(dāng)計(jì)時(shí)器，無論何時(shí)發(fā)出異步SYSREF請求，該計(jì)時(shí)器僅發(fā)出與所有其他輸出同步的脈沖。

SYSREF模式發(fā)生器支持以下類型的SYSREF 信號：N-SHOT 模式，連續(xù)（Continuous）模式，PRBS 模式，以及停止（STOP）模式。常用配置模式為N-SHOT 模式和連續(xù)（Continuous）模式兩種。

N-SHOT 模式下，在啟動SYSREF請求之后，SYSREF輸出N個(gè)脈沖，然后SYSREF輸出變?yōu)檫壿嫷碗娖?，直到下一個(gè)SYSREF請求為止。N 可以配置為 1,2,4,6,8 。連續(xù)模式下，SYSREF請求啟動后，SYSREF輸出連續(xù)輸出101010…脈沖序列，其行為類似于頻率為fIN /（2×K）的時(shí)鐘。

SYSREF請求支持引腳請求（SYSREF_REQ）和軟件請求（SPI SYSREF請求 ）。請求模式通過寄存器0X0402 的bit7來控制。

在軟件控制模式下，SYSREF模式發(fā)生器始終對SYSREF模式發(fā)生器觸發(fā)控制位（寄存器0x402，位[6：5]）電平觸發(fā)。對于電平觸發(fā)模式，當(dāng)位6 = 0時(shí)，bit5用作觸發(fā)。如果啟用了N-shot模式，則將Bit 5 = 1從0設(shè)置為開始SYSREF模式序列。序列完成并輸出N個(gè)脈沖后，SYSREF模式發(fā)生器自動清除bit5，并等待下一個(gè)SYSREF請求。在連續(xù)模式下，如果bit5 = 1，則模式序列繼續(xù)。清除bit5以停止序列并等待下一個(gè)SYSREF請求。

引腳請求（SYSREF_REQ）又分為電平觸發(fā)（Level Trigger）和邊緣觸發(fā)（Edge Trigger）兩種模式。

在電平觸發(fā)模式下（寄存器0x0402的位6 = 0），SYSREF模式發(fā)生器由SYSREF_REQ引腳控制。如果使能了N-shot模式，則將SYSREF_REQ引腳從0強(qiáng)制為1，以啟動SYSREF模式序列。序列完成并輸出N個(gè)脈沖后，將SYSREF_REQ引腳強(qiáng)制為0。然后，模式生成器等待下一個(gè)SYSREF請求。在連續(xù)模式下，將SYSREF_REQ引腳從0強(qiáng)制為1，以啟動SYSREF模式序列。強(qiáng)制將SYSREF_REQ引腳設(shè)置為0以停止序列。然后，模式生成器等待下一個(gè)SYSREF請求。

在邊沿觸發(fā)模式下，SYSREF模式發(fā)生器由SYSREF_REQ引腳上的上升沿或下降沿控制。上升或下降有效沿由寄存器0x0402的位[6：5]決定。當(dāng)位6 = 1時(shí)，位5控制有效觸發(fā)沿。如果使能了N-shot模式，則SYSREF_REQ引腳的有效沿將啟動SYSREF模式序列。序列完成并輸出N個(gè)脈沖后，碼型發(fā)生器將等待下一個(gè)SYSREF請求。如果在完成N個(gè)脈沖之前將SYSREF_REQ設(shè)置為0，則當(dāng)前模式序列不受影響。因此，如果新的SYSREF_REQ活動邊沿在模式序列完成之前到達(dá)，則新請求將丟失。在連續(xù)模式下，SYSREF_REQ活動邊沿啟動SYSREF模式序列。序列之后，模式生成器等待下一個(gè)SYSREF請求。

此模式下的SYSREF信號路徑如下圖所示：

在本教程設(shè)計(jì)中，SYSREF配置為如下模式：

內(nèi)部生成模式。

連續(xù)（Continuous）模式。

高電平觸發(fā)模式。

分頻數(shù)K = 64 。

4，輸出通道配置。

AD9528擁有14路輸出通道，各個(gè)通道的結(jié)構(gòu)如下圖所示：

每個(gè)通道的輸出均有 PLL1 ，PLL2 ， SYSREF 三個(gè)可選源。輸出通道可選擇如下的輸出源：

PLL2 分頻輸出。

PLL1（VCXO）輸出。

SYSREF（PLL1輸出重采樣）。

SYSREF（PLL2輸出重采樣）。

反向PLL1（VCXO）輸出。

SYSREF（反向PLL1輸出重采樣）。

各個(gè)通道的輸出電平支持 LVDS ，LVDS（boost mode），HSTL 三種模式電平。各個(gè)通道也均有模擬細(xì)延遲和數(shù)字粗延遲模塊， 用于精確控制各個(gè)通道信號的輸出延遲。同時(shí)各個(gè)通道存在8比特的分頻計(jì)數(shù)器。

在教程中，各個(gè)輸出通道配置如下：

5，配置程序說明

AD9528的配置采用ADI提供的一套基于裸機(jī)環(huán)境，可跨平臺，高度可移植的配置代碼。下面大致說明一下該代碼的使用流程。

（1）定義并關(guān)聯(lián)配置結(jié)構(gòu)體。

（2）配置參數(shù)以及通道參數(shù)的初始化

（3）各個(gè)需要配置的輸出通道的參數(shù)配置。包括輸出使能，輸出模式，信號源，通道分頻數(shù)的配置。

（4）PLL1，PLL2，SYSREF配置。

（5）SPI以及用于復(fù)位的GPIO引腳的參數(shù)配置。

包括SPI控制器的類型，SPI控制器的ID，GPIO控制器的類型，GPIO控制器的ID，SPI的時(shí)時(shí)鐘頻率，片選編號，AD9528用于復(fù)位的引腳編號等等。

（6）運(yùn)行AD9528配置函數(shù)。

運(yùn)行函數(shù)ad9528_setup（） ， 完成對AD9528的配置。

審核編輯 ：李倩