本系列的前兩期側(cè)重于嵌入式模數(shù)轉(zhuǎn)換器 （ADC） 的可配置性，以及如何在所有用例中保持 ADC 性能。一旦理解了這一點(diǎn)，您就可以設(shè)定適當(dāng)?shù)钠谕⒗^續(xù)實(shí)施設(shè)計(jì)。

該系列的第三部分討論了滿足預(yù)期性能的設(shè)計(jì)實(shí)施，并介紹了解決噪聲的原理圖和布局概念。

供應(yīng)解耦

為 ADC 提供穩(wěn)定的電壓源和基準(zhǔn)是電路設(shè)計(jì)中的一個(gè)重要因素。對(duì)于分布在印刷電路板 （PCB） 上的電源，這意味著在微控制器 （MCU） 和其他集成電路 （IC） 電源和接地引腳之間提供低阻抗路徑，以及在電源和接地之間提供低阻抗。這種低阻抗與頻率成反比關(guān)系，在電容中看到頻率，阻抗 Z 與頻率成反比。相反，更多的感應(yīng)路徑將是高阻抗的，因?yàn)樽杩古c頻率成正比。

提供低阻抗路徑的最常見方法是使用電源層和去耦電容器。但是，由于布局選擇和組件放置不當(dāng)，這些方法的有效性通常會(huì)受到影響。最經(jīng)典的例子是使用細(xì)而長(zhǎng)的走線（電感性大于電容性）將去耦電容器或通孔（連接到電源層）連接到電源和接地器件引腳。擁擠的球柵陣列封裝類型會(huì)使避免長(zhǎng)而窄的走線更具挑戰(zhàn)性，但在規(guī)劃逃生布線時(shí)，您應(yīng)該優(yōu)先考慮電源阻抗。

圖 1 顯示了另一個(gè)簡(jiǎn)單但經(jīng)常被忽視的錯(cuò)誤，即相對(duì)于電源層過孔和電源引腳的去耦電容放置。由于去耦電容沒有放置在電源和引腳之間，電容的有效性會(huì)因額外走線長(zhǎng)度的電感而降低。

圖 1：去耦電容相對(duì)于過孔和器件的放置

分離模擬和數(shù)字電源

雖然大多數(shù) MCU 具有單個(gè)電源軌或建議連接數(shù)字和模擬電源軌，但您可以將模擬和數(shù)字電源（以及接地回路）分開以提供與系統(tǒng)其余部分的隔離。鐵氧體磁珠或通過 0Ω 電阻短路通常會(huì)提供足夠的阻抗來分離電源。在提供單獨(dú)的模擬和數(shù)字電源時(shí)，請(qǐng)記住有關(guān)這兩個(gè)電源之間關(guān)系的任何要求。兩者之間允許的電壓差通常比較小。同樣，鐵氧體磁珠或 0Ω 電阻器提供了足夠的阻抗來分隔電源，但又足夠小以最小化電壓差。

ADC 參考

一些 ADC 使用 MCU 電源作為參考，這更加強(qiáng)調(diào)和關(guān)注電源去耦。其他 MCU 提供內(nèi)部帶隙電路以在內(nèi)部生成參考；還有一些提供了一個(gè)接口來從外部提供參考。通常，外部參考可提供最高質(zhì)量，但您仍需要良好的布局實(shí)踐來實(shí)現(xiàn)改進(jìn)的性能。

盡管可以將電源層專用于參考電壓，但這通常成本高昂且不受歡迎。為了最小化參考源和 ADC 參考輸入之間的阻抗，使走線寬度盡可能寬和短。去耦電容的放置（如圖 2 所示）提供了一條低阻抗接地路徑，并且還應(yīng)遵循相同的電源去耦建議 。

圖 2：簡(jiǎn)單的 ADC 參考電路

信號(hào)路由

除了提供干凈的電源外，信號(hào)本身還需要清除任何意外信號(hào)或干擾。不需要的信號(hào)可能是傳導(dǎo)或輻射發(fā)射的結(jié)果。由于發(fā)射源并不總是可控的，讓我們看看一些簡(jiǎn)單的方法來降低信號(hào)跡線對(duì)干擾的敏感性。

在談?wù)撘赘行詴r(shí)，它可以幫助識(shí)別三個(gè)組成部分：攻擊者、受害者和媒介。干擾源是輻射或傳導(dǎo)干擾的來源。在本討論的上下文中，受害者是 ADC 輸入。介質(zhì)是干擾傳導(dǎo)或輻射的路徑。此信號(hào)路由討論的目標(biāo)是解決介質(zhì)問題，以衰減從攻擊者傳輸?shù)绞芎φ叩哪芰俊?/p>

降低敏感性的一種方法是使傳感器和 ADC 之間的模擬走線盡可能短。圖 3 顯示了由信號(hào)和返回路徑創(chuàng)建的電感環(huán)路面積。減少信號(hào)路徑將縮小環(huán)路面積并降低該環(huán)路的電感，使其更不容易受到來自干擾電路的磁場(chǎng)的影響。

圖 3 還說明了信號(hào)層下方接地層的重要性。通過在信號(hào)路徑正下方提供一個(gè)平面，返回路徑可以遵循最小阻抗（電感）的路徑。接地層中的分裂（或不提供任何接地層）將導(dǎo)致返回電流找到替代路徑，這通常會(huì)導(dǎo)致更高的阻抗和電磁兼容性 （EMC） 問題。

圖 3：環(huán)路面積和信號(hào)路徑距離

降低介質(zhì)效率的另一種方法是使其更長(zhǎng)，從而為信號(hào)衰減提供更多距離。這是使敏感模擬信號(hào)遠(yuǎn)離脈寬調(diào)制器 （PWM） 和通信線路（I 2 C、通用異步接收器發(fā)送器 ［UART］、串行外設(shè)接口 ［SPI］）等數(shù)字信號(hào)的主要原因。一個(gè)好的規(guī)則是使這些數(shù)字信號(hào)遠(yuǎn)離模擬信號(hào)至少兩倍的跡線寬度。對(duì)于某些設(shè)計(jì)，您必須打破此規(guī)則，并且信號(hào)必須穿過路徑（在不同的層上）。在這種情況下，最好通過 90 度交叉將耦合區(qū)域保持在最小，并在可能的情況下在信號(hào)層之間插入接地層。

接地層和接地走線（保護(hù)走線）是衰減介質(zhì)的另一種有效方法。信號(hào)層上的接地傾倒（共面傾倒）以及保護(hù)走線可以進(jìn)一步降低高頻下信號(hào)對(duì)地的阻抗。為確保接地路徑為低阻抗，保護(hù)走線和接地澆注寬度需要足夠?qū)捯越档碗姼小Ｒ粋€(gè)好的規(guī)則是信號(hào)跡線寬度的兩倍。另一個(gè)良好的做法是使用共面接地和保護(hù)走線，沿信號(hào)路徑使用多個(gè)過孔。這被稱為通孔“縫合”，因?yàn)橥孜挥谛盘?hào)的任一側(cè)并且類似于縫紉圖案。在內(nèi)部信號(hào)平面上方和下方使用接地平面還可以最大限度地減少耦合并屏蔽敏感的模擬走線。

布局規(guī)劃

如果您有計(jì)劃的話，實(shí)現(xiàn)信號(hào)路由和使用前面幾節(jié)中討論的電源層會(huì)容易得多。如果沒有重要的規(guī)劃步驟，開發(fā)人員可以輕松地將自己路由到 PCB 的角落，除了擦除和重新開始之外沒有其他恢復(fù)方式。

你應(yīng)該記住兩件事。首先是電路板疊層。電源層和接地層提供低阻抗路徑并且是固有的屏蔽層，但增加層數(shù)會(huì)增加電路板成本。雖然成本可能是一個(gè)驅(qū)動(dòng)因素，但如果不對(duì) PCB 進(jìn)行必要的投資，實(shí)現(xiàn)精確測(cè)量將非常困難。

要記住的第二件事是，將敏感的模擬電路與嘈雜的數(shù)字電路分開是從 MCU 開始的。一些制造商有意將與模擬相關(guān)的功能分組到芯片或封裝的一側(cè)，以幫助開發(fā)人員使這些信號(hào)遠(yuǎn)離設(shè)備上的其他數(shù)字信號(hào)。另一個(gè)有助于分離模擬和數(shù)字信號(hào)的 MCU 功能是引腳映射。引腳映射提供了更大程度的靈活性來定制數(shù)字輸出位置，以解決應(yīng)用和與模擬信號(hào)的分離問題。

附帶說明一下，如果模擬信號(hào)通過引腳映射器——或者即使模擬信號(hào)與其他數(shù)字信號(hào)復(fù)用——您應(yīng)該確認(rèn)專用和復(fù)用（與數(shù)字共享）模擬引腳之間的模擬性能是一致的。有時(shí)，但并非總是如此，數(shù)字模塊周圍的保護(hù)電路會(huì)對(duì)共享該引腳的模擬信號(hào)的性能產(chǎn)生負(fù)面影響。

通過良好的規(guī)劃并遵守良好的電路和布局實(shí)踐，可以在定制設(shè)計(jì)中從 ADC 中獲得數(shù)據(jù)表性能。在某些情況下，您無法消除電路設(shè)計(jì)或 PCB 布局中的噪聲。這些應(yīng)用適用于差分信號(hào)，其中噪聲被視為共模并被 ADC 拒絕。本系列的最后一部分將探討差分信號(hào)以及它如何解決設(shè)計(jì)內(nèi)外的噪聲問題。

審核編輯：郭婷