使用Verilog設(shè)計電路模塊時，為什么推薦使用register out的方式？

在進(jìn)行design partition時，相比register in更推薦register out，請問為什么呢？如果前后兩個模塊時鐘域不同，register in會有什么問題？

@0431大小回:

1.為了logic level可控：因為一般大一點的工程都是多人負(fù)責(zé)的模塊化設(shè)計，如果你的輸出不是寄存器輸出，而是組合邏輯直接輸出，這樣別人在銜接你這個模塊的時候，根本不知道你的輸出前有多少級組合邏輯級數(shù)。如果在輸入的時候寄存也可以，但是這樣就相當(dāng)于我們把自己該做好的事情讓別人來做了，所以這個時候就約定俗成的讓輸出都寄存。這樣可以在寫或者修改該模塊的設(shè)計者能掌握好自己設(shè)計的邏輯級數(shù).

2.為了約束：以FPGA設(shè)計為例，在后續(xù)做implementation的時候，有的時候發(fā)現(xiàn)wns比較差是因為fanout比較高，比如某些關(guān)鍵使能信號驅(qū)動了多個大位寬數(shù)據(jù)。這個時候可以在頂層模塊例化連接找到這個信號，顯式限制（max_fanout = xxx）。但是在vivado里這個語句只適用于寄存器，而不適用于wire形變量，所以我猜測還有一些其他的顯示約束方法對寄存器輸出有強(qiáng)需求。

@頑猴溜溜:

你這個問題，必須從物理實現(xiàn)的角度來解釋。

1.如果fanout目標(biāo)一個在東、一個在西，那么register out很容易clone成東西兩個register，來優(yōu)化布線，且不會引入任何額外的延時。register in的優(yōu)化就沒這么簡單了。

2.如果fanout目標(biāo)成千上萬（high fanout），那么register out很容易clone成多組register，來降低fanout優(yōu)化布線，且不會引入任何額外的延時。register in的優(yōu)化就沒這么簡單了。

3.如果連線過長需要引入額外的延時，那么register out很容易插入repeater或pipeline，而register in的處理相對更困難。

4.register out的時序行為更容易描述，且不會出現(xiàn)毛刺，所以工藝遷移更容易，標(biāo)準(zhǔn)IP也更喜歡。