靜態(tài)時(shí)序分析在電路設(shè)計(jì)中的作用重要。

如果電路出現(xiàn)建立時(shí)間（根據(jù)網(wǎng)絡(luò)資料理解：為將信號穩(wěn)定建立，數(shù)據(jù)輸入端信號保持穩(wěn)定的最短時(shí)間）錯(cuò)誤，電路工作速度變慢。

如果電路出現(xiàn)保持時(shí)間（根據(jù)網(wǎng)絡(luò)資料理解：為使傳遞信號正確，輸入信號保持穩(wěn)定的最短時(shí)間，若保持時(shí)間錯(cuò)誤，正確的輸入信號會(huì)被其他輸入信號覆蓋或不能按時(shí)傳輸?shù)綄?yīng)位置，導(dǎo)致輸入信號錯(cuò)誤）錯(cuò)誤，電路可能不能正常工作。

一個(gè)芯片電路通常包含四種類型的時(shí)序路徑：

（1）從芯片內(nèi)部的源D觸發(fā)器（發(fā)送數(shù)據(jù)的觸發(fā)器）開始，經(jīng)過一系列數(shù)據(jù)云圖（一系列組合邏輯電路），送達(dá)到芯片內(nèi)部的目標(biāo)D觸發(fā)器的數(shù)據(jù)端。

（2）輸入路徑，從芯片的輸入端，經(jīng)過一系列數(shù)據(jù)云圖，送達(dá)到芯片內(nèi)部的D觸發(fā)器。

（3）輸出路徑，芯片內(nèi)部的D觸發(fā)器，經(jīng)過一系列數(shù)據(jù)云圖，送達(dá)到芯片的輸出端。

（4）信號從芯片輸入端經(jīng)過一系列組合邏輯電路達(dá)到芯片輸出端，時(shí)鐘信號對其不產(chǎn)生影響。

所有的時(shí)序分析均基于以上四種時(shí)序路徑分析。歸納以上四種路徑，所有的輸入信號均來源于芯片輸入端和時(shí)鐘輸入，所有的輸出信號都輸出到芯片輸出端或下一個(gè)時(shí)序器件的輸入端。

圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

Quarus Ⅱ工具（PLD設(shè)計(jì)工具，PLD是可編程器件，一種芯片的設(shè)計(jì)方式）有兩種方式進(jìn)行靜態(tài)時(shí)序分析。

一種是自動(dòng)化的方式，點(diǎn)擊編譯按鈕，Quarus Ⅱ工具會(huì)自動(dòng)完成包括靜態(tài)時(shí)序分析、布局布線等工作。

另一種是手動(dòng)的方式，在大型設(shè)計(jì)中，設(shè)計(jì)人員一般會(huì)采用手動(dòng)方式進(jìn)行靜態(tài)時(shí)序分析。手動(dòng)分析方式既可以通過菜單操作（個(gè)人理解：通過鼠標(biāo)點(diǎn)擊和鍵盤輸入）進(jìn)行分析，也可以采用Tcl腳本（工具控制語言，個(gè)人理解運(yùn)用代碼控制）進(jìn)行約束和分析。

下圖藍(lán)框內(nèi)為時(shí)序分析結(jié)果，需要關(guān)注的分析結(jié)果包括：時(shí)序分析約束的設(shè)置、芯片報(bào)告的總結(jié)、內(nèi)部時(shí)鐘率分析（芯片建立時(shí)間和保持時(shí)間的報(bào)告）、輸入路徑的建立時(shí)間和保持時(shí)間的報(bào)告、輸出的TCO（時(shí)鐘輸出延遲）報(bào)告、組合邏輯路徑延時(shí)報(bào)告。

圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》

下圖是時(shí)鐘周期（Clock Period）的描述。

信號從源觸發(fā)器（圖中標(biāo)有tco的黃色小矩形）輸出到目標(biāo)觸發(fā)器（圖中標(biāo)有tsu的黃色小矩形）需經(jīng)過內(nèi)部組合電路B（圖中標(biāo)有B的圓形），經(jīng)過內(nèi)部組合電路B會(huì)產(chǎn)生延時(shí)。

時(shí)鐘信號傳遞到源觸發(fā)器會(huì)產(chǎn)生延時(shí)C，傳遞到目標(biāo)觸發(fā)器會(huì)產(chǎn)生延時(shí)E。因?yàn)閭鬟f到源觸發(fā)器和目標(biāo)觸發(fā)器的路徑不同，所以C和E不一定相同。

時(shí)鐘信號到達(dá)觸發(fā)器時(shí)，數(shù)據(jù)會(huì)經(jīng)過tco（Clock to Out）的延時(shí)，再經(jīng)過路徑B（Data Delay）的延時(shí)，同時(shí)目標(biāo)觸發(fā)器需要tsu（Setup Time）的延時(shí)達(dá)到穩(wěn)定。

除上述三個(gè)延時(shí)外，還需考慮時(shí)鐘信號傳遞到觸發(fā)器的延時(shí)。若E的延時(shí)大于C的延時(shí)，數(shù)據(jù)傳輸時(shí)間余量增多，其他條件不變，時(shí)鐘周期（Clock Period）可以縮短。若C的延時(shí)大于E的延時(shí)，數(shù)據(jù)傳輸時(shí)間余量減少，其他條件不變，時(shí)鐘周期（Clock Period）需要增加。

綜上，時(shí)鐘周期的描述公式如下圖黃色矩形內(nèi)的公式所示。芯片工作的最高頻率為時(shí)鐘周期的倒數(shù)。

圖片來源：學(xué)堂在線《IC設(shè)計(jì)與方法》