汽車作為一種傳統(tǒng)的工業(yè)產(chǎn)品，如今也隨著科技發(fā)展不斷推陳出新。如果說(shuō)動(dòng)力系統(tǒng)是汽車的心臟，那么車載芯片就是汽車的大腦。隨著不斷有先進(jìn)的工藝和架構(gòu)應(yīng)用于車載芯片領(lǐng)域，車載芯片得性能日益提升，用以支持多樣化的娛樂(lè)功能和貼心的輔助駕駛功能，為人們提供了更好的駕乘體驗(yàn)。在單核處理器不能滿足車載芯片對(duì)性能的需求時(shí)，車載芯片會(huì)采用多核處理器架構(gòu)以達(dá)到更高的處理能力。每個(gè)處理器都帶有緩存數(shù)據(jù)的組件（cache），多核系統(tǒng)設(shè)計(jì)需要考慮處理器緩存數(shù)據(jù)的一致性，防止處理器使用過(guò)時(shí)的數(shù)據(jù)從而導(dǎo)致運(yùn)行出錯(cuò)。因此一致性總線應(yīng)運(yùn)而生，它保證了各個(gè)處理器緩存數(shù)據(jù)的一致性，使得多個(gè)處理器可以共同處理同一項(xiàng)事務(wù)，讓處理器的性能得到了很好得發(fā)揮。本文從一致性總線的由來(lái)、結(jié)構(gòu)和功能等方面，對(duì)其進(jìn)行了簡(jiǎn)單介紹，希望能給讀者帶來(lái)一些啟發(fā)。

總線的由來(lái)

總線最早是源于計(jì)算機(jī)系統(tǒng)的一個(gè)專業(yè)術(shù)語(yǔ)，是計(jì)算機(jī)各功能部件之間傳送信息的公共通信干線。在芯片系統(tǒng)中也把連接芯片中各個(gè)組件的公共線路稱為總線?？偩€由地址線（傳送地址信息）、數(shù)據(jù)線（傳送數(shù)據(jù)信息）以及控制線（傳送控制信息）三類組成。在傳輸過(guò)程中發(fā)起請(qǐng)求的一方稱為主設(shè)備，返回響應(yīng)一方稱為從設(shè)備。以CPU訪問(wèn)DDR為例，當(dāng)CPU發(fā)起讀訪問(wèn)時(shí)，總線將讀請(qǐng)求和讀地址發(fā)送到DDR控制器，DDR的控制器收到讀請(qǐng)求后，根據(jù)讀地址將DDR中對(duì)應(yīng)的數(shù)據(jù)取出并送到總線處，總線再將數(shù)據(jù)送到CPU，此時(shí)讀訪問(wèn)結(jié)束；當(dāng)CPU發(fā)起寫訪問(wèn)時(shí)，總線將寫請(qǐng)求、寫地址和寫數(shù)據(jù)發(fā)送到DDR控制器，當(dāng)DDR完成寫數(shù)據(jù)的存儲(chǔ)后，發(fā)送寫應(yīng)答到總線處，總線再將其發(fā)送給CPU，此時(shí)寫訪問(wèn)結(jié)束。

CPU讀寫DDR示意圖

隨著對(duì)運(yùn)算能力（計(jì)算速度和計(jì)算規(guī)模）需求的不斷提高，在單核CPU無(wú)法滿足計(jì)算需求的情況下，多核CPU計(jì)算機(jī)系統(tǒng)應(yīng)運(yùn)而生。目前的芯片系統(tǒng)中通常會(huì)包含多個(gè)CPU、DDR和外設(shè)，即總線上連接有多個(gè)主設(shè)備和多個(gè)從設(shè)備，各個(gè)CPU都可以使用總線訪問(wèn)DDR。總線的英文名稱“BUS”形象地描述各位“乘客”（各個(gè)主設(shè)備的請(qǐng)求）都可以乘坐“BUS”去往相應(yīng)的“目的地”（從設(shè)備），從設(shè)備的響應(yīng)也可以通過(guò)總線返回對(duì)應(yīng)的主設(shè)備，此時(shí)總線可以理解為共享的信息通路，總線把各個(gè)組件需要傳遞的信息運(yùn)送到相應(yīng)的目的地。

多路主從設(shè)備總線示意圖

Cache的由來(lái) 提高CPU運(yùn)算能力的方式之一就是提高CPU工作頻率，但是單單提高CPU頻率帶來(lái)的性能提升是有限的，芯片的系統(tǒng)性能還取決于系統(tǒng)架構(gòu)、指令結(jié)構(gòu)、信息在各個(gè)部件之間的傳送速度以及存儲(chǔ)部件的存取速度等因素，特別是CPU與主存之間的存取速度。如果CPU工作速率高于DDR工作速率，就會(huì)造成CPU等待，降低芯片性能，浪費(fèi)CPU運(yùn)算能力。 此外如果CPU每次訪問(wèn)DDR都要經(jīng)過(guò)總線，然而總線上的資源是有限的，CPU之間中會(huì)存在競(jìng)爭(zhēng)關(guān)系，從中產(chǎn)生的延時(shí)也會(huì)浪費(fèi)CPU的運(yùn)算能力。因此Cache應(yīng)運(yùn)而生，在DDR和CPU之間加入cache，cache使用速度快而容量小的SRAM來(lái)搭建，CPU在讀取數(shù)據(jù)時(shí)優(yōu)先訪問(wèn)cache，如果cache中有相應(yīng)的數(shù)據(jù)，即命中，則從cache中獲取。反之，如果cache中不存在對(duì)應(yīng)的數(shù)據(jù)，再通過(guò)總線訪問(wèn)DDR。Cache的優(yōu)點(diǎn)在于既能滿足一部分快速讀寫，又不會(huì)增加過(guò)多的芯片開(kāi)銷。

多核處理器系統(tǒng)如何維護(hù)cache一致性 在多核處理器系統(tǒng)中引入cache之后，每個(gè)CPU都有對(duì)應(yīng)的cache，每個(gè)CPU都會(huì)對(duì)相應(yīng)的cache進(jìn)行讀寫操作，由于多個(gè)CPU可能對(duì)同一地址進(jìn)行讀寫操作，當(dāng)某個(gè)CPU對(duì)共享cache line進(jìn)行寫操作時(shí)，其它CPU的cache中該數(shù)據(jù)塊的副本將成為過(guò)時(shí)的數(shù)據(jù)。如果不及時(shí)地通知相應(yīng)的CPU，將導(dǎo)致錯(cuò)誤的運(yùn)行結(jié)果。如何保證同一地址的數(shù)據(jù)在不同cache保持一致成為大家需要考慮的問(wèn)題。多核處理器系統(tǒng)數(shù)據(jù)一致性不僅僅涉及各個(gè)cache之間的一致性問(wèn)題，也包含cache和DDR中數(shù)據(jù)的一致性問(wèn)題。 我們基于MOESI cache一致性協(xié)議假設(shè)：CPU A、CPU B以及DDR都保存有同一cache line數(shù)據(jù)，如果CPU A想要對(duì)此cache line中的數(shù)據(jù)進(jìn)行改寫，那么總線會(huì)先使CPU B中的該 cache line無(wú)效，之后CPU A再對(duì)其cache line進(jìn)行改寫，此時(shí)DDR中該cache line的數(shù)據(jù)也成為了舊的不可用數(shù)據(jù)，如果CPU B需要使用該cache line的數(shù)據(jù)就需要向總線發(fā)起讀請(qǐng)求重新獲取新的數(shù)據(jù)，總線從CPU A的cache中獲取改寫后的新數(shù)據(jù)并發(fā)送給CPU B的cache；當(dāng)CPU A和CPU B的cache不再保留該cache line時(shí)需要通過(guò)總線將其寫回到DDR中?？梢钥闯龃藭r(shí)的總線具有管理各CPU cache一致性的功能，被稱為一致性總線（Coherent Bus）。

目前CPU大部分的數(shù)據(jù)訪問(wèn)操作都是通過(guò)cache完成，不需要和DDR交互，所以cache的出現(xiàn)除了提高CPU訪問(wèn)數(shù)據(jù)的效率，又極大的節(jié)約了總線帶寬，進(jìn)而使系統(tǒng)可容納的CPU數(shù)目增加。當(dāng)然，維護(hù)cache一致性需要一些額外的總線transaction，這稍稍降低了實(shí)際的節(jié)約量。

Cache中數(shù)據(jù)一致性維護(hù)示意圖

總線在維護(hù)cache一致性時(shí)，通知相關(guān)cache的操作稱為snoop；snoop操作分為兩種類型：全部通知和精準(zhǔn)通知。

全部通知就是通知所有的cache來(lái)查詢自身是否有與此操作相關(guān)的cache line, 這種做法的缺點(diǎn)是由于共享的cache line畢竟是少數(shù)的，所以CPU需要處理很多與自身不相關(guān)的snoop請(qǐng)求，從而增加CPU的資源開(kāi)銷。由于多數(shù)snoop都是無(wú)效的，因此全部通知也會(huì)浪費(fèi)總線的資源。

精準(zhǔn)通知是指總線會(huì)記錄各個(gè)cache中cache line的信息，當(dāng)有請(qǐng)求時(shí)，先通過(guò)snoop filter來(lái)篩選出相關(guān)的cache并發(fā)送snoop。Snoopfilter中記錄了各個(gè)cache line的地址信息和狀態(tài)信息。目前一致性總線大多采用精準(zhǔn)通知的方式，雖然snoop filter增加了總線的資源開(kāi)銷，但是減少了CPU側(cè)的資源開(kāi)銷，同時(shí)也避免總線發(fā)送不必要的snoop。

一致性總線通過(guò)snoop filter來(lái)記錄各個(gè)cache中的cache line狀態(tài)，在總線的視角中，cache中每個(gè)cache line的狀態(tài)都在掌握之中。而常用的cache一致性協(xié)議包含兩種：MESI和MOESI。

表：cache一致性協(xié)議之MESI協(xié)議

MESI協(xié)議的不便之處在于：假設(shè)CPUA有個(gè)一個(gè)M態(tài)的cache line，而此時(shí)CPU B想獲取此cache line，那么總線必須通知CPU A將cache line同步到主存中。在這個(gè)過(guò)程中,總線與主存的交互會(huì)消耗較長(zhǎng)的時(shí)間，如果可以在不將數(shù)據(jù)同步回主存的情況，將CPU A的數(shù)據(jù)通過(guò)總線發(fā)送給CPU B，將會(huì)節(jié)省時(shí)間，提高效率。 MOESI協(xié)議就優(yōu)化了這一不便之處。MOESI協(xié)議允許cache之間共享dirtycache line。Dirty是指cache line相對(duì)于主存而言已經(jīng)發(fā)生變化，這樣就可以節(jié)省與主存交互的時(shí)間成本，在cache line不需要寫回主存之前，一直在cache之間傳輸。 MOESI相較于MESI多一個(gè)O態(tài)，O態(tài)代表該cache line與主存中的值不同，至少存在于兩個(gè)cache中，并由該cache在需要的時(shí)刻將cache line刷新到主存中。此外MESI和MOESI的S態(tài)有所不同，MESI的S態(tài)中的cache line與主存保持一致；而MOESI的S態(tài)中的cache line不一定與主存保持一致，可能是共享了dirty cache line，但是沒(méi)有向主存刷新cache line的義務(wù)。

表：cache一致性協(xié)議之MOESI協(xié)議

目前常采用CHI協(xié)議來(lái)實(shí)現(xiàn)一致性總線上各個(gè)組件的通信，該協(xié)議就是采用了MOESI來(lái)管理相應(yīng)的cache line 狀態(tài)。CHI靈活用于設(shè)計(jì)基于一致性總線的芯片系統(tǒng)，支持構(gòu)建小型、中型或大型芯片系統(tǒng)。系統(tǒng)包含多個(gè)組件，從CPU、GPU、DDR到外設(shè)接口，以及互連本身。 CHI協(xié)議只定義了網(wǎng)絡(luò)中不同組件，但是沒(méi)有規(guī)定使用何種方式來(lái)連接組件。一致性總線設(shè)計(jì)者可以根據(jù)PPA(Performance/Power/Area)需求靈活定義拓?fù)浣Y(jié)構(gòu)。拓?fù)浣Y(jié)構(gòu)包含以下三類：

環(huán)形拓?fù)洌≧ing）。在環(huán)中，每個(gè)組件直接連接到其他兩個(gè)組件，形成一個(gè)環(huán)狀網(wǎng)絡(luò)結(jié)構(gòu)，所有組件可以在環(huán)中相互通信。這種拓?fù)涞娜秉c(diǎn)是，延遲隨著環(huán)中組件的數(shù)量線性增加。這是因?yàn)橄嚓P(guān)事務(wù)只能一直沿著環(huán)形網(wǎng)絡(luò)傳輸，直到抵達(dá)目的地。因此，環(huán)形拓?fù)渥钸m合于中型系統(tǒng)。

網(wǎng)格拓?fù)?Mesh)。與環(huán)相比，網(wǎng)格包含了更多的到達(dá)目的地的路徑，因此減少了相關(guān)事務(wù)的訪問(wèn)時(shí)間。這在系統(tǒng)中提供了更高的帶寬，同時(shí)也是以犧牲更多的面積為代價(jià)。網(wǎng)狀拓?fù)浣Y(jié)構(gòu)最適合于大規(guī)模系統(tǒng)。

交叉連接(Crossbar)。這種拓?fù)湓试S每個(gè)節(jié)點(diǎn)連接到每個(gè)可能的節(jié)點(diǎn)。這種設(shè)計(jì)提供了最好的性能，因?yàn)槊總€(gè)組件都與需要通信的組件有直接連接。這種拓?fù)涞娜秉c(diǎn)是連接所有組件的需要很大的資源開(kāi)銷。這是因?yàn)槊吭黾右粋€(gè)組件，系統(tǒng)中所需的信號(hào)線數(shù)量都會(huì)顯著增加。因此，拓?fù)渥钸m合于小型系統(tǒng)。

拓?fù)浣Y(jié)構(gòu)示意圖

為了提高CPU存取數(shù)據(jù)的速率，通常會(huì)在一致性總線上加入一級(jí)cache，也就是LLC(Last Level Cache)。LLC是一個(gè)獨(dú)占cache，是低于CPUcache的一級(jí)cache，用于緩存從總線中經(jīng)過(guò)的cacheline，它增加了芯片上總cache容量。當(dāng)總線無(wú)法從CPU的cache中獲取需要的數(shù)據(jù)時(shí)，可以先查詢LLC是否含有對(duì)應(yīng)的數(shù)據(jù)，如果命中，就可以在不訪問(wèn)主存或外設(shè)的情況下，為CPU提供數(shù)據(jù)。這種多級(jí)cache結(jié)構(gòu)有效減少了芯片訪問(wèn)主存或外設(shè)的次數(shù)，為高性能CPU提供了相應(yīng)數(shù)據(jù)搬運(yùn)能力。

一致性總線示意圖 結(jié)語(yǔ) 一致性總線的出現(xiàn)有效提升了芯片系統(tǒng)內(nèi)部數(shù)據(jù)交流的效率，保證了處理器可以及時(shí)獲取有效數(shù)據(jù)，使得高性能處理器可以得到更好的發(fā)揮，起到了加速芯片系統(tǒng)運(yùn)行的作用。隨著車載芯片的不斷發(fā)展，一致性總線會(huì)得到更加廣泛的應(yīng)用。

審核編輯 ：李倩