91欧美超碰AV自拍|国产成年人性爱视频免费看|亚洲 日韩 欧美一厂二区入|人人看人人爽人人操aV|丝袜美腿视频一区二区在线看|人人操人人爽人人爱|婷婷五月天超碰|97色色欧美亚州A√|另类A√无码精品一级av|欧美特级日韩特级

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評論與回復(fù)
      VIP于 到期 續(xù)費
      登錄后你可以
      • 下載海量資料
      • 學(xué)習(xí)在線課程
      • 觀看技術(shù)視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會員中心
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動

      完善資料讓更多小伙伴認(rèn)識你，還能領(lǐng)取20積分哦，立即完善>

      3天內(nèi)不再提示

      分享幾個畫時序圖的軟件

      嵌入式情報局 ? 來源：嵌入式情報局 ? 作者：嵌入式情報局 ? 2022-11-21 11:36 ? 次閱讀
      加入交流群
      微信小助手二維碼

      掃碼添加小助手

      加入工程師交流群

      分享幾個畫時序圖的軟件，一些通信協(xié)議，如I2C、SPI、UART、MIPI等，都會涉及到時序。

      1、TimeGen

      TimeGen是一款專門用于繪制時序圖的軟件，繪圖后可直接選中復(fù)制到WORD文檔中就是矢量圖，能夠快速生成時序圖。

      9ad5c916-68df-11ed-8abf-dac502259ad0.png

      畫時鐘

      9ae46e94-68df-11ed-8abf-dac502259ad0.png

      畫總線

      9af122a6-68df-11ed-8abf-dac502259ad0.png

      TimeGen支持將時序圖轉(zhuǎn)為ASCII，然后復(fù)制到Verilog/VHDL的文件中。

      2、AndyTiming

      AndyTiming用符號代碼代表單位時間內(nèi)的波形。

      9b03b2a4-68df-11ed-8abf-dac502259ad0.png

      9b0fe434-68df-11ed-8abf-dac502259ad0.png

      9b1c5944-68df-11ed-8abf-dac502259ad0.png

      9b292b9c-68df-11ed-8abf-dac502259ad0.png

      9b36dc06-68df-11ed-8abf-dac502259ad0.png

      AndyTiming的波形清晰，可以導(dǎo)出BMP格式圖片，保存為.atd文件，下次可以直接調(diào)用。 添加文字方便，但等號必須對齊，手動對齊有點不方便。

      3、TimingDesigner

      TimingDesigner比上面兩種更專業(yè)，也會更復(fù)雜一些。 既可以用于系統(tǒng)級的設(shè)計，用于時序分析和文檔編制，也用于ASIC/FPGA設(shè)計中，用于接口規(guī)范，以及創(chuàng)建SDC時序約束。

      9b472dae-68df-11ed-8abf-dac502259ad0.png

      9b54d008-68df-11ed-8abf-dac502259ad0.png

      4、WaveDrom

      WaveDrom是一個基于js的畫時序圖的工具，比AbdyTiming功能強大，畫的也更漂亮，不過有點復(fù)雜，可以在線畫，也可以下載本地版本。

      9b64f5be-68df-11ed-8abf-dac502259ad0.png

      希望對你有幫助 ~

      審核編輯 ：李倩

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
      • 通信協(xié)議
        +關(guān)注

        關(guān)注

        28

        文章

        1092

        瀏覽量

        42168
      • 時序圖
        +關(guān)注

        關(guān)注

        2

        文章

        61

        瀏覽量

        22990

      原文標(biāo)題：畫時序圖的四個好用的工具~

      文章出處：【微信號：嵌入式情報局，微信公眾號：嵌入式情報局】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

      收藏 人收藏
      加入交流群
      微信小助手二維碼

      掃碼添加小助手

      加入工程師交流群

        評論

        相關(guān)推薦
        熱點推薦

        RGB時序燈條的工作原理講解

        圖文配合講解了RGB時序燈條的應(yīng)用場景、什么是RGB時序燈條、信號格式與傳輸規(guī)則、燈珠芯片的工作流程、顏色與動態(tài)效果控制方式等
        發(fā)表于 02-06 11:36 ?0次下載

        Vector官宣收購StatInf公司RocqStat軟件技術(shù)

        Vector Informatik于2026年1月16日，在其德國斯圖加特總部，官宣收購了StatInf公司的RocqStat軟件技術(shù)及其專家團(tuán)隊。此次收購意在增強Vector在時序分析和最差情況執(zhí)行時間（WCET）估算方面的能
        的頭像 發(fā)表于 01-22 14:40 ?557次閱讀

        vivado中常用時序約束指令介紹

        在vivado中，我們常用的時序約束指令主要包括如下幾個方面。
        的頭像 發(fā)表于 01-20 16:15 ?321次閱讀

        輸入引腳時鐘約束_Xilinx FPGA編程技巧-常用時序約束詳解

        中，同一個系統(tǒng)時鐘既傳輸數(shù)據(jù)也獲取數(shù)據(jù)。考慮到板子路徑延時和時鐘抖動，接口的操作頻率不能太高。 圖1?1 簡化的系統(tǒng)同步輸入SDR接口電路圖 圖1?2SDR系統(tǒng)同步輸入時序
        發(fā)表于 01-16 08:19

        vivado時序分析相關(guān)經(jīng)驗

        vivado綜合后時序為例主要是有兩種原因?qū)е拢?1，太多的邏輯級 2，太高的扇出 分析時序違例的具體位置以及原因可以使用一些tcl命令方便快速得到路徑信息
        發(fā)表于 10-30 06:58

        時序約束問題的解決辦法

        在使用vivado對 Verilog 代碼進(jìn)行綜合后，點擊“SYNTHESIS”下的“Report Timing Summary”，可以查看綜合后的時序報告，查看 Setup Time 和 Hold
        發(fā)表于 10-24 09:55

        歐/美標(biāo)直流充電樁控制時序講解

        直流充電樁控制時序
        的頭像 發(fā)表于 06-30 09:22 ?1326次閱讀
        歐/美標(biāo)直流充電樁控制<b class='flag-5'>時序</b>講解

        山西比較好的軟件開發(fā)公司有哪些#眼圖

        軟件
        北京華盛恒輝科技
        發(fā)布于 :2025年06月09日 11:26:36

        PLC梯形圖編程方法（PPT版）

        電路進(jìn)行拼湊梯形圖。 梯形圖經(jīng)驗設(shè)計法的步驟 分解梯形圖程序 輸入信號邏輯組合 使用輔助元件和輔助觸點 使用定時器和計數(shù)器 使用功能指令 畫互鎖條件
        發(fā)表于 05-30 16:46

        Pico示波器在電源時序測試中的應(yīng)用

        在航天電子系統(tǒng)研發(fā)中，電源模塊時序一致性是保障設(shè)備穩(wěn)定運行的核心指標(biāo)。
        的頭像 發(fā)表于 05-15 15:55 ?969次閱讀
        Pico示波器在電源<b class='flag-5'>時序</b>測試中的應(yīng)用

        不知道怎么畫原理圖了

        某天，某實驗室，幾位工程師在討論《原理圖設(shè)計規(guī)范》。一秒之前還很和諧，下一秒討論原理圖怎么畫的時候，大家的意見就分歧很大了。類似于“豆?jié){是喝甜的還是咸的”、“粽子里面是放棗子還是放肉”。原來畫
        的頭像 發(fā)表于 04-30 18:40 ?996次閱讀
        不知道怎么<b class='flag-5'>畫</b>原理<b class='flag-5'>圖</b>了

        FPGA時序約束之設(shè)置時鐘組

        Vivado中時序分析工具默認(rèn)會分析設(shè)計中所有時鐘相關(guān)的時序路徑，除非時序約束中設(shè)置了時鐘組或false路徑。使用set_clock_groups命令可以使時序分析工具不分析時鐘組中時
        的頭像 發(fā)表于 04-23 09:50 ?1353次閱讀
        FPGA<b class='flag-5'>時序</b>約束之設(shè)置時鐘組

        求助，關(guān)于LTM4644上電時序問題求解

        輸出電壓正?！，F(xiàn)在想配置上電時序，1V&gt;1.8V&gt;3.3V，按照器件手冊的圖33設(shè)計的電路原理圖，設(shè)計原理圖如下 使用電壓跟蹤功能后，1.8V電壓輸出為1
        發(fā)表于 04-18 06:22

        數(shù)字電路—22、時序邏輯電路

        時序電路的邏輯功能可用邏輯表達(dá)式、狀態(tài)表、卡諾圖、狀態(tài)圖、時序圖和邏輯圖6種方式表示，這些表示方
        發(fā)表于 03-26 15:03

        一文詳解Vivado時序約束

        Vivado的時序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計的工程源文件后，需要創(chuàng)建xdc文件設(shè)置時序約束。時序約束文件可以直接創(chuàng)建或添加已存在的約束文件，創(chuàng)建約束文件有兩種方式：Constraints Wizard和Edit T
        的頭像 發(fā)表于 03-24 09:44 ?4833次閱讀
        一文詳解Vivado<b class='flag-5'>時序</b>約束