在前面我們討論了，第一種使用隔離電阻來補償容性負載的方法。雖然Riso電路設計和使用都較簡單，但它在精密電路里有一大缺點，Riso上的壓降與輸出電流或輸出負載有關，并且Riso造成的壓降可能影響輸出信號的準確度，如右圖所示對于一個10mV的輸出信號由于250Ω的輸出負載，而產生超過3mV的壓降也就是會帶來30%的誤差。

為了解決Riso產生壓降的問題，我們可以使用這里所展示的Riso+雙反饋的電路。

Riso+雙反饋的工作原理，可以用DC和AC等效電路來分析。在DC時，反饋電容Cf是開路的，并且Rf閉合了包含Riso的反饋環(huán)路。因為現在Riso是在運放的反饋環(huán)路里面的，運放輸出會增大來補償Riso的壓降，所以負載電壓Vload會等于Vin。

在AC頻率時Cf是短路的，當這個發(fā)生時Rf可以被認為是開路的，因為Cf的阻抗Zcf會遠遠小于Rf的阻抗，因此在AC時，這個電路看起來會和標準的Riso電路一樣。

這個電路的第一個設計步驟，是選擇Riso，選擇方法與我們之前所說的方法1，Riso中選擇Riso的方法相同。使得Aol曲線上等于20dB的頻率點上產生一個零點。然后Rf可以選擇為任意一個大于100*Riso的值，以防止其與Riso相互作用。最后一步是在圖片左下方所示的，范圍內選擇Cf的值，使用這個范圍內的值，可以保證兩個反饋路徑Rf和Cf永遠不會產生諧振而導致不穩(wěn)定。更小的Cf值會有更快的建立時間settlingtime，但以一定負載范圍內的過沖為代價。

從結果可見，運放輸出和負載電壓到達穩(wěn)定值，而沒有過大的過沖與振鈴，說明這是一個穩(wěn)定的系統(tǒng)，為克服Riso壓降而增大的Vo在這里也可以清楚地看到。

當Riso+雙反饋電路解決Riso電路DC精度問題的同時，它也帶來一些缺點。如這里所示，一個Riso電路在合理的大范圍容性負載的瞬態(tài)響應變化下，通常會保持穩(wěn)定。Riso+雙反饋電路對輸出電容的變化容忍度沒有那么大，電路易受到容性負載的變化而變得不穩(wěn)定。因此Riso+雙反饋電路適用于輸出電容確定，并且不會顯著變化的場合。Riso+雙反饋方法通常會導致建立時間比Riso電路更慢。