1.前言

bind是systemverilog中一個重要的知識點，很多時候能夠在驗證中發(fā)揮重要的作用，今天就針對這個知識點做一個梳理，希望能幫助到大家。

2. 為什么需要bind

當(dāng)RTL已經(jīng)編寫完畢，驗證工程師有責(zé)任添加斷言時。RTL設(shè)計者不希望驗證工程師為了添加斷言而修改其RTL，于是SystemVerilog的綁定特性應(yīng)運而生。bind可以實現(xiàn)驗證和設(shè)計的分離，將module/interface/program綁定到任意的設(shè)計模塊或者其特定例化中，可以將interface直接bind到top module中進(jìn)行例化。bind可以使得驗證工程師不改動或最小的改動原有設(shè)計代碼和文件結(jié)構(gòu)，就能夠?qū)崿F(xiàn)對設(shè)計代碼的檢查。

SystemVerilog斷言（SVA）可以直接添加到RTL代碼中，也可以通過bindfile間接添加。實踐表明，大多數(shù)的斷言最好是使用bindfile添加。在獨立的文件中寫入所有必需的斷言，使用bind就可以將斷言文件的端口與測試代碼中RTL的端口/信號綁定。這是多么酷的一個功能。

3. bind的語法

bind用于指定module、interface、program的一個或多個實例化，而無需修改目標(biāo)文件的代碼。因此，封裝在module、interface、program中的插入代碼或斷言可以以非侵入方式(non-intrusive manner)在目標(biāo)模塊或模塊實例中實例化。類似地，封裝在接口中的檢測代碼可以綁定到目標(biāo)接口或接口實例。

SVA檢驗器通過關(guān)鍵字bind可以與設(shè)計中的任何模塊（module）或者實例（instance）綁定。將SVA檢驗器可以與模塊、模塊的實例或者一個模塊的多個實例進(jìn)行bind綁定。實現(xiàn)綁定時，使用的是設(shè)計中的實際信號，語法如下：

bind ;

這里注意以下幾點：

[1] 通過bind語句將SVA的checker與設(shè)計模塊綁定，等價于將SVA例化到設(shè)計模塊中。

[2] bind不僅可以將斷言與設(shè)計module綁定，也可以將任意兩個模塊之間進(jìn)行綁定。

[3] bind功能可用于以下位置：

4. bind的具體應(yīng)用實例

4.1 通過模塊名實現(xiàn)綁定

語法：bind module_name sva_name sva_inst;

具體實例的代碼如下圖所示：

針對上圖中代碼的一些解釋：

[1] dut 是module的名字

[2] dut_assert 是內(nèi)部包含 property 以及斷言的模塊，可以是 module 或者 interface

[3] my_assert是dut_assert的實例化名字

[4] 括號中的信號clk/rst_n/vld/rdy是dut的端口信號，并且連接到dut_assert的對應(yīng)端口

[5] 包含斷言的interface/module，其端口信號的方向均為input，也就是說property中包含的信號都是從該interface/module外部給進(jìn)來的。

bind成功后，斷言會關(guān)聯(lián)到module_name的所有例化示例，sva_inst路徑位于rtl_inst下一層，參考下面仿真器中的hierarchy結(jié)構(gòu)：

具體的實驗源代碼和腳本，請參考分享的網(wǎng)盤鏈接中的basic目錄。

4.2 通過模塊實例化名實現(xiàn)綁定

語法：bind module_name:mudule_inst_name sva_name sva_inst;

具體實例的代碼如下圖所示：

注意跟4.1的區(qū)別：

上圖中第64行中，對dut的實例化my_dut1和my_dut2進(jìn)行bind。

下圖中的hierarchy結(jié)構(gòu)圖和上圖中的代碼是正確對應(yīng)的，這也很好理解。

具體的實驗源代碼和腳本，請參考分享的網(wǎng)盤鏈接中的basic目錄。

4.3 通過模塊名實現(xiàn)bind的另一個例子

前面的例子對bind的基本用法已經(jīng)講的很清楚了，下面的例子只是想說明下面這一點：可以將需要的所有斷言寫入獨立的文件中，使用bind也可以將斷言文件的端口與測試臺代碼中RTL的端口/信號綁定。下面是這個例子的詳細(xì)代碼截圖。

下圖是testbench(最大的module)的代碼截圖：

下圖是DUT代碼的截圖：

下圖是斷言模塊：

如下圖所示，bind功能單獨寫在一個獨立module中，這種用法EDA工具也是支持的，這是這個例子跟上面例子的最大區(qū)別。

注意理解下圖中的hierarchy結(jié)構(gòu)，

具體的實驗源代碼和腳本，請參考分享的網(wǎng)盤鏈接中的asic-world目錄。

4.4 參數(shù)化bind的實例

從前面的例子，我們可以很好的理解SV中的綁定命令允許向模塊添加新功能，通常用于向RTL模塊添加新的檢查。再往深里研究一下，bind還可以繼承參數(shù)，綁定模塊可以根據(jù)其使用位置參數(shù)化自身。

下面的代碼用于演示bind的參數(shù)化特性，該特性允許綁定模塊(bdut模塊)根據(jù)其使用位置參數(shù)化自身。

當(dāng)查看bind語句（下圖中第29行）時，它使用的所有參數(shù)都沒有在第29行定義，但當(dāng)綁定被激活時，它就有了參數(shù)化自身的作用域。其實也很好理解，我們可以想象把第29行粘貼到“dut”中；在那里所有的定制參數(shù)都將流到“bdut”的實例化中。

需要注意的一個特殊情況是，第29行的“.Z（）”參數(shù)化為空。這允許“bdut”的默認(rèn)值接管。第10行根據(jù)參數(shù)化在“bdut”中創(chuàng)建“邏輯[X]總線”。這可用于生成參數(shù)化覆蓋點或其他需要參數(shù)化的功能。

具體的實驗源代碼和腳本，請參考分享的網(wǎng)盤鏈接中的parameter_bind-master目錄。

5. 通過interface實現(xiàn)bind功能

這在用法上跟上面模塊的例子一模一樣，只是把module換成interface即可，這里就不再贅述了。

6. 贈送實驗源碼和Makefile腳本

關(guān)注微信公眾號《芯片驗證日記》，后臺回復(fù)”bind”，可得本文所有的源碼和Makefile腳本對應(yīng)的百度鏈接，目錄如下圖所示，這樣你就可以在本地復(fù)現(xiàn)本文中的所有。