近年來(lái)，人工智能（AI）與機(jī)器學(xué)習(xí) （ML） 已經(jīng)在諸多應(yīng)用領(lǐng)域取得了突破。而在傳統(tǒng)的半導(dǎo)體領(lǐng)域，研究者們也探索了基于機(jī)器學(xué)習(xí)的芯片設(shè)計(jì)新方法。這些新算法通常會(huì)最先反映在芯片設(shè)計(jì)工具上，也就是我們常說(shuō)的EDA工具。因此，這一研究方向通?？梢员环Q為ML for hardware design，或者M(jìn)L for EDA（嚴(yán)格來(lái)說(shuō)前者的范圍更大一些）。有時(shí)也稱做智能化的EDA算法或者智能的IC設(shè)計(jì)方法。 本文將介紹ML for EDA這一EDA領(lǐng)域的熱門(mén)研究方向。這一方向涉及到機(jī)器學(xué)習(xí)，數(shù)據(jù)結(jié)構(gòu)與算法，電路設(shè)計(jì)與制造等基礎(chǔ)知識(shí)，是典型的交叉研究方向。我們將從EDA的背景知識(shí)開(kāi)始，介紹什么是ML for EDA， 為什么我們研究ML for EDA，該研究方向早期一些代表性的工作，當(dāng)前商業(yè)化的進(jìn)程，其他相關(guān)的研究方向，以及ML for EDA可能面臨的挑戰(zhàn)。

01什么是EDA? – EDA與芯片設(shè)計(jì)基礎(chǔ)

芯片在我們的生活中無(wú)處不在。芯片的設(shè)計(jì)與實(shí)現(xiàn)涉及一個(gè)復(fù)雜的流程。以數(shù)字芯片為例，假設(shè)設(shè)計(jì)團(tuán)隊(duì)從已經(jīng)完成的Verilog/VHDL代碼出發(fā)，標(biāo)準(zhǔn)設(shè)計(jì)流程至少還要包括邏輯綜合（logic synthesis），布局規(guī)劃 （floorplan），時(shí)鐘樹(shù)綜合（CTS），布局布線（placement & routing）等步驟。除此之外我們還需要進(jìn)行大量的仿真和驗(yàn)證工作。在這個(gè)過(guò)程中，工程師需要權(quán)衡功耗，頻率，面積等多個(gè)設(shè)計(jì)目標(biāo)，同時(shí)還要確保制造出的芯片將正確運(yùn)行各種功能。另外隨著摩爾定律的進(jìn)展，當(dāng)下大規(guī)模的芯片已經(jīng)可以包含超過(guò) 100 億個(gè)晶體管?？紤]到這種流程與設(shè)計(jì)的復(fù)雜性，幾乎所有設(shè)計(jì)團(tuán)隊(duì)都需要商業(yè)EDA工具來(lái)輔助完成整個(gè)芯片設(shè)計(jì)。因此，如果我們把整個(gè)半導(dǎo)體產(chǎn)業(yè)比作一座金礦，EDA工具則也許可以被看做挖礦的鏟子。在美國(guó)頻繁限制半導(dǎo)體出口的當(dāng)下，本身市值并不大的EDA產(chǎn)業(yè)越來(lái)越為人們所重視。

EDA的全稱為Electronic Design Automation，即電子設(shè)計(jì)自動(dòng)化。經(jīng)過(guò)幾十年的發(fā)展，EDA工具已經(jīng)被用于芯片設(shè)計(jì)與制造流程的方方面面。EDA工具的質(zhì)量將會(huì)影響最終芯片的質(zhì)量（功耗，頻率，面積）以及設(shè)計(jì)效率（產(chǎn)品上市時(shí)間）。因此，EDA算法研究者的目標(biāo)通常至少包括兩方面，一是芯片優(yōu)化效果（功耗，頻率，面積），二是EDA工具本身的效率（總耗時(shí)=工具單次運(yùn)行時(shí)間* 使用該工具的次數(shù)）。 這里我們強(qiáng)調(diào)了EDA工具的使用次數(shù)，因?yàn)樾酒O(shè)計(jì)不是一次完成的。通常工程師需要多次迭代各個(gè)設(shè)計(jì)步驟直至達(dá)成設(shè)計(jì)目標(biāo)。每一次迭代，工程師可以修改工具參數(shù)或者芯片設(shè)計(jì)，并重新運(yùn)行EDA工具，以期更好的芯片效果。對(duì)于大規(guī)模的芯片設(shè)計(jì)，僅執(zhí)行部分設(shè)計(jì)流程每次即可花費(fèi)數(shù)天至數(shù)周時(shí)間。因此，迭代次數(shù)越多，花費(fèi)在EDA工具上的時(shí)間越多，最終流片以及產(chǎn)品上市日期就會(huì)越晚。后文將會(huì)介紹，很多ML for EDA工作的原理就是減少迭代次數(shù)，盡快讓芯片質(zhì)量收斂到設(shè)計(jì)目標(biāo)。

02什么是ML for EDA？– 預(yù)測(cè)與優(yōu)化

近年來(lái)，我們看到越來(lái)越多的ML for EDA方向的探索。如下圖 [1] 所統(tǒng)計(jì)，發(fā)表在代表性EDA會(huì)議（DAC， ICCAD，ASP-DAC, ...）與期刊（TCAD）的相關(guān)工作數(shù)量逐年增加。

圖1 歷年發(fā)表的ML for EDA論文數(shù)量呈增加趨勢(shì) [1] 這些ML for EDA的方法在芯片設(shè)計(jì)流程中的作用大體可以分為預(yù)測(cè)（prediction）與優(yōu)化（optimization）兩大方面。下面我們分別舉例來(lái)介紹這兩類應(yīng)用。 預(yù)測(cè)類工作通常使用ML模型對(duì)芯片優(yōu)化的最終目標(biāo)進(jìn)行早期快速預(yù)測(cè)。利用ML模型的預(yù)測(cè)，設(shè)計(jì)師可以減少對(duì)耗時(shí)的EDA工具的使用，而直接預(yù)測(cè)EDA工具運(yùn)行后的大致效果?；贛L預(yù)測(cè)，設(shè)計(jì)者可以及時(shí)調(diào)整設(shè)計(jì)參數(shù)。換句話說(shuō)，ML模型通過(guò)快速預(yù)測(cè)EDA工具的行為，減少了運(yùn)行EDA工具的次數(shù)。 一個(gè)典型的預(yù)測(cè)類工作例子就是，使用CNN模型在芯片繞線之前對(duì)（繞線后將會(huì)產(chǎn)生的）DRC熱點(diǎn)（hotspot）進(jìn)行提前預(yù)測(cè) [2]。DRC熱點(diǎn)指的是繞線后違反設(shè)計(jì)規(guī)則的區(qū)域。通過(guò)預(yù)測(cè)，EDA工具可以提前設(shè)法修改布局，避免未來(lái)階段將會(huì)產(chǎn)生的DRC熱點(diǎn)。這個(gè)工作可以類比于用CNN進(jìn)行圖像分類或者語(yǔ)義分割，其中芯片版圖類似于圖片，而需要預(yù)測(cè)的DRC熱點(diǎn)位置類似于圖片上需要分割的區(qū)塊。

圖2 預(yù)測(cè)類方法舉例：使用CNN對(duì)DRC熱點(diǎn)進(jìn)行預(yù)測(cè) [2] 相比于預(yù)測(cè)類工作，優(yōu)化類工作需要做得更多。這里說(shuō)的優(yōu)化是一種比較寬泛的概念，指的是直接解決一些EDA問(wèn)題。事實(shí)上大量EDA問(wèn)題本質(zhì)都是對(duì)于芯片在一定約束下的優(yōu)化問(wèn)題，而很多傳統(tǒng)EDA算法是大家多年積累的（對(duì)這些問(wèn)題的）優(yōu)秀啟發(fā)式解法。那么優(yōu)化類ML方法追求的是比傳統(tǒng)EDA算法更優(yōu)或者更快的解法。這個(gè)解法可以幫助生成真實(shí)精確的芯片設(shè)計(jì)結(jié)果。 一個(gè)典型的優(yōu)化類例子就是谷歌使用強(qiáng)化學(xué)習(xí)（Reinforcement Learning）進(jìn)行macro 擺放（placement）[3]。通過(guò)強(qiáng)化學(xué)習(xí)算法，這個(gè)工作可以類比于AlphaGo進(jìn)行圍棋落子，其中芯片版圖類似于圍棋棋盤(pán)，而每一個(gè)macro元件的擺放位置類似于圍棋每次最佳的落子位置。

圖3 優(yōu)化類方法舉例：使用強(qiáng)化學(xué)習(xí)進(jìn)行macro擺放 [3] 按照這種不太嚴(yán)格的分類方式，預(yù)測(cè)類ML方法能夠減少EDA算法的使用次數(shù)，從而提高芯片設(shè)計(jì)效率。而優(yōu)化類ML方法能夠幫助生成更快或更好的設(shè)計(jì)。如果想要完全取代某些傳統(tǒng)EDA算法，我們需要的是優(yōu)化類方法。當(dāng)然像布局布線這樣包括百萬(wàn)元件的大規(guī)模優(yōu)化問(wèn)題，想直接取代傳統(tǒng)EDA方法是困難的。目前我們看到更多的是ML方法融入EDA框架，起到重要的輔助性作用 [4]。

圖4 EDA和ML方法的比較：應(yīng)該將ML融入EDA方法 [4]

03為什么研究ML for EDA？

在深入介紹其他工作之前，一個(gè)需要回答的問(wèn)題是，為什么我們要研究ML for EDA？換句話說(shuō)，ML for EDA相比傳統(tǒng)EDA算法有什么核心優(yōu)勢(shì)嗎？這里嘗試提供一種簡(jiǎn)單化的解釋 [5]。

如背景中介紹，設(shè)計(jì)流程分為多個(gè)階段。在大部分階段，EDA工具很難直接去優(yōu)化最終的設(shè)計(jì)目標(biāo)，因?yàn)樽罱K的設(shè)計(jì)目標(biāo)只有在整個(gè)流程走完之后才會(huì)確定。于是EDA工具只能對(duì)最終的設(shè)計(jì)目標(biāo)進(jìn)行一個(gè)粗略估計(jì)。舉例來(lái)說(shuō)，布局（placement）算法可能會(huì)優(yōu)化總線長(zhǎng)（HPWL）與擁塞（congestion），但這個(gè)優(yōu)化目標(biāo)這并不總能反映最終的設(shè)計(jì)目標(biāo)（最終芯片的功耗，頻率，面積，DRC熱點(diǎn)，等等）。 因此，除非每次都走完漫長(zhǎng)的設(shè)計(jì)流程，不然前期的EDA工具并不能準(zhǔn)確知道自己的解是否夠好。為了保證設(shè)計(jì)收斂，一種策略是使用保守的早期估計(jì)，以給后期階段留足余地（margin）。但這顯然會(huì)犧牲芯片質(zhì)量。另一種策略是不斷調(diào)整參數(shù)進(jìn)行反復(fù)多次迭代，以期獲得更好的芯片質(zhì)量。而這非常依賴專業(yè)設(shè)計(jì)師的經(jīng)驗(yàn)，并且會(huì)花費(fèi)大量設(shè)計(jì)時(shí)間。 ML for EDA算法的特點(diǎn)是它是由數(shù)據(jù)驅(qū)動(dòng)的方法。通過(guò)學(xué)習(xí)已有的設(shè)計(jì)數(shù)據(jù)，早期使用ML預(yù)測(cè)可以獲得更準(zhǔn)確的最終優(yōu)化目標(biāo)，作為重要的早期反饋（early feedback）。于是預(yù)測(cè)類ML方法打通了不同設(shè)計(jì)階段之前的障礙。而對(duì)于優(yōu)化類ML方法，強(qiáng)化學(xué)習(xí)類型的方法通過(guò)探索巨大的設(shè)計(jì)空間，有可能獲得比傳統(tǒng)啟發(fā)式算法更優(yōu)的解。另外，一些ML方法可以學(xué)到工程師的優(yōu)化經(jīng)驗(yàn)，減少了對(duì)工程師經(jīng)驗(yàn)的依賴。最后，ML方法在預(yù)測(cè)時(shí)通常非?？欤匀绻皇且?guī)模太大，ML方法通常在運(yùn)行速度上比傳統(tǒng)方法會(huì)有數(shù)量級(jí)上的優(yōu)勢(shì)。

04代表性的ML for EDA研究工作

事實(shí)上ML for EDA的工作遠(yuǎn)遠(yuǎn)不止前文介紹的兩個(gè)例子。而這些工作可以通過(guò)多種方法進(jìn)行分類。

如果我們根據(jù)ML應(yīng)用的階段或步驟分類，ML已經(jīng)被研究者嘗試用于絕大部分設(shè)計(jì)階段。根據(jù)相關(guān)文章的總結(jié) [1]，應(yīng)用ML模型的階段可以包括1. 高階綜合（HLS）與設(shè)計(jì)空間搜索（DSE），2. 邏輯綜合，3. 物理設(shè)計(jì)（從布局規(guī)劃到布線），4. 光刻與制造，5. 驗(yàn)證與測(cè)試。除開(kāi)數(shù)字電路之外，一些ML研究也對(duì)模擬電路的布局布線有一些嘗試。

圖5歷年應(yīng)用在不同設(shè)計(jì)階段的ML for EDA論文比例 [1] 如果我們根據(jù)ML預(yù)測(cè)或優(yōu)化的目標(biāo)分類，ML已經(jīng)被研究者嘗試用于大部分芯片優(yōu)化目標(biāo)，包括但不限于1.功耗（power），2.頻率與延遲（delay or slack），3.面積與線長(zhǎng)，4.擁塞（congestion）與規(guī)則檢查（DRC），5.電壓降（IR drop）與串?dāng)_（crosstalk）, 6. 可制造性（Manufacturability）。 以下嘗試簡(jiǎn)單列舉一些具體的ML for EDA工作。篇幅所限，顯然難以窮盡。因此同類型里盡量列舉較早期且較高引用的工作。對(duì)于更新更完整的ML for EDA工作總結(jié)，讀者可以參考論文 [1] 或視頻 [4]。 對(duì)于FPGA平臺(tái)，在高階綜合（HLS）階段，有工作訓(xùn)練ML模型來(lái)預(yù)測(cè)最終的FPGA資源的利用率以及是否時(shí)序收斂 [6]。其中預(yù)測(cè)的FPGA資源包括RAM，F(xiàn)F，LUT和DSP等。ML模型是MLP或XGBoost。ML模型的輸入，輸出，使用階段如下圖所示。

圖6HLS階段對(duì)FPGA 資源利用率進(jìn)行預(yù)測(cè) [6] 同樣在HLS階段，ML可以進(jìn)行設(shè)計(jì)空間探索（DSE）[7]?；镜姆椒ň褪怯肕L模型的預(yù)測(cè)結(jié)果指導(dǎo)每一次采樣，然后根據(jù)采樣結(jié)果重新訓(xùn)練ML模型，反復(fù)循環(huán)直至采樣的設(shè)計(jì)獲得足夠好的結(jié)果。這里用到的ML模型是隨機(jī)森林（RF）。這類探索任務(wù)也并不僅限于高階綜合。例如熱門(mén)的用ML對(duì)EDA工具調(diào)參問(wèn)題也屬于相似的空間搜索任務(wù)。

圖七 用ML（隨機(jī)森林）進(jìn)行設(shè)計(jì)空間探索（DSE）[7] 在RTL階段，ML可以用于對(duì)邏輯綜合后的功耗進(jìn)行快速估計(jì) [8]。換句話說(shuō)，ML模型在設(shè)計(jì)早期進(jìn)行快速功耗模擬。ML模型的輸入是芯片每個(gè)周期所有RTL信號(hào)的翻轉(zhuǎn)值（1代表信號(hào)翻轉(zhuǎn)，0代表在該周期信號(hào)不變），而輸出是芯片每個(gè)周期的總功耗。選取這個(gè)輸入是因?yàn)樾酒膭?dòng)態(tài)功耗與邏輯門(mén)的翻轉(zhuǎn)率正相關(guān)。這個(gè)工作 [1] 嘗試了包括線性回歸，PCA降維，CNN的各類基礎(chǔ)ML模型。

圖八 用ML模型（CNN或線性模型）來(lái)模擬每周期的芯片功耗 [8] 在邏輯綜合階段，ML模型可以用于對(duì)邏輯綜合這一步驟的流程進(jìn)行選擇 [9]。這里ML模型被訓(xùn)練來(lái)預(yù)測(cè)最適合當(dāng)前芯片設(shè)計(jì)的synthesis transformation的組合。該工作把各種transformation的組合方式編碼成二維矩陣，然后用CNN模型來(lái)進(jìn)行處理，預(yù)測(cè)它們屬于是好流程還是壞流程。

圖9 用ML（CNN模型）選擇合適的邏輯綜合流程 [9] 在物理設(shè)計(jì)（從布局規(guī)劃到布線）階段，一開(kāi)始提到的macro擺放和DRC熱點(diǎn)預(yù)測(cè)兩個(gè)例子都屬于這個(gè)階段的工作。另外一個(gè)例子是對(duì)芯片上的電壓降（IR drop）分布進(jìn)行預(yù)測(cè) [10]。類似于之前的例子，CNN模型可以預(yù)測(cè)IR drop過(guò)高的熱點(diǎn)（hotspot）。這里模型的輸入是瞬時(shí)的功耗分布。需要預(yù)測(cè)的IR drop與區(qū)域內(nèi)的瞬時(shí)的功耗成正相關(guān)。

圖10 用ML（CNN模型）預(yù)測(cè)電壓降（IR drop）熱點(diǎn) [10] 除了以上這些用于數(shù)字電路的工作，對(duì)于模擬電路的探索也非常多。一個(gè)例子是直接使用ML生成對(duì)模擬電路繞線的指導(dǎo)（guidance） [11]。這里使用的ML模型是變分自編碼器（VAE）。這個(gè)VAE模型的輸入來(lái)源于模擬電路完成布局后，繞線之前的版圖。

圖11 使用ML（VAE模型）輔助模擬電路繞線 [11] 設(shè)計(jì)完成后，為了進(jìn)行芯片制造，需要生成***使用的掩膜（mask）。對(duì)于先進(jìn)制程，在掩膜生成的過(guò)程中，為了在晶圓上得到和設(shè)計(jì)相同的圖形，光學(xué)鄰近校正（OPC）是一個(gè)重要步驟。ML可以用于進(jìn)行OPC [12]。這個(gè)工作使用生成對(duì)抗網(wǎng)絡(luò)（GAN）來(lái)快速生成OPC后的掩膜。

圖12 使用ML（GAN模型）進(jìn)行光學(xué)鄰近校正（OPC）過(guò)程 [12] 另外為了提高制造良率（yield），需要進(jìn)行光刻（lithography）熱點(diǎn)（hotspot）檢測(cè)。光刻熱點(diǎn)指的是制造后可能會(huì)出現(xiàn)短路或斷路的區(qū)域。ML可以用于預(yù)測(cè)光刻熱點(diǎn) [13]。這個(gè)工作對(duì)每一塊輸入的芯片區(qū)域先進(jìn)行離散余弦變換（DCT），然后使用CNN模型來(lái)判斷該區(qū)域是否為光刻熱點(diǎn)。

圖13 用ML（CNN模型）對(duì)光刻（lithography）熱點(diǎn)檢測(cè) [13]

05代表性的ML for EDA商業(yè)探索

除了學(xué)術(shù)界的探索，在工業(yè)界，EDA公司和芯片設(shè)計(jì)公司也對(duì)ML for EDA的方向表現(xiàn)出了很大興趣。兩大EDA公司Cadence和Synopsys已經(jīng)推出了融合了一些ML算法的商業(yè)產(chǎn)品。

例如Cadence公司的物理設(shè)計(jì)工具Innovus在新版本中已經(jīng)里面集成了一些機(jī)器學(xué)習(xí)工具，比如說(shuō)在布線（routing）前提供對(duì)（布線后）時(shí)序的更準(zhǔn)確估計(jì)。這個(gè)ML功能似乎獲得了一些不錯(cuò)的評(píng)價(jià) [14]。另外之前有報(bào)道Cadence集成的sign-off工具Project Virtus（Voltus + Tempus）也使用了ML [15]。更有影響力的是Cadence的Cerebus工具，通過(guò)基于強(qiáng)化學(xué)習(xí)的ML模型來(lái)調(diào)整RTL-to-GDSII的設(shè)計(jì)流程，減少對(duì)人工設(shè)計(jì)師的依賴 [16]。不過(guò)作為相關(guān)從業(yè)人員，我們很難了解這個(gè)產(chǎn)品的技術(shù)細(xì)節(jié)，例如這里的強(qiáng)化學(xué)習(xí)算法是如何遷移到不同的芯片設(shè)計(jì)的。 類似的，Synopsys也在更早推出了DSO.ai工具，也是用強(qiáng)化學(xué)習(xí)的方法自動(dòng)優(yōu)化設(shè)計(jì)流程 [17]。Synopsys的PrimeTime ECO工具也使用了ML模型。另外曾經(jīng)的Mentor Graphics（現(xiàn)Siemens）也推出過(guò)使用基于ML預(yù)測(cè)的光學(xué)鄰近效應(yīng)修正（OPC）工具。 除了EDA公司之外，谷歌和英偉達(dá)的研究團(tuán)隊(duì)也積極探索了ML for EDA方向。這些是更偏研究性的工作。具體可以參考谷歌Jeff Dean和英偉達(dá)Bill Dally的相關(guān)主題演講。 而在國(guó)內(nèi)，受美國(guó)半導(dǎo)體政策影響，近年來(lái)不少優(yōu)秀的國(guó)產(chǎn)EDA初創(chuàng)公司涌現(xiàn)。一些公司也開(kāi)始探索了ML在EDA領(lǐng)域的應(yīng)用。例如某國(guó)內(nèi)公司最近發(fā)布了基于機(jī)器學(xué)習(xí)技術(shù)與布局規(guī)劃工具，應(yīng)該是將類似前文提到的谷歌macro擺放算法[1]實(shí)現(xiàn)了產(chǎn)品落地。個(gè)人認(rèn)為這是一個(gè)比較有挑戰(zhàn)性的任務(wù)。

06其他與ML for EDA相關(guān)的研究

除去以上介紹到的工作，還有一些熱點(diǎn)研究方向也經(jīng)常被大家歸類到ML for EDA的研究當(dāng)中。但嚴(yán)格來(lái)說(shuō)，個(gè)人認(rèn)為這些方向也許不能完全屬于狹義的ML for EDA的范疇。

使用GPU對(duì)EDA算法進(jìn)行加速是近年來(lái)非?；馃岬难芯糠较?。例如使用GPU加速布局過(guò)程 [18]。這些方法巧妙利用了EDA問(wèn)題的優(yōu)化過(guò)程與深度學(xué)習(xí)訓(xùn)練過(guò)程的相似性。于是它們可以利用已有的深度學(xué)習(xí)框架，例如PyTorch，來(lái)進(jìn)行基于GPU的快速優(yōu)化。但這類方法不會(huì)去應(yīng)用具體的ML模型，也沒(méi)有基于數(shù)據(jù)的訓(xùn)練過(guò)程。

圖14 使用GPU加速芯片布局過(guò)程 [18] 另外一個(gè)常被歸類為ML for EDA的方向是：在芯片上實(shí)現(xiàn)ML模型，將它用于進(jìn)行芯片運(yùn)行時(shí)的監(jiān)測(cè)，控制，或管理。例如利用ML方法，開(kāi)發(fā)一個(gè)片上的實(shí)時(shí)功耗檢測(cè)工具 [19]。使用ML方法的目的是減少這個(gè)模型在芯片上的硬件開(kāi)銷。嚴(yán)格意義上說(shuō)，這更接近芯片設(shè)計(jì)而非EDA工具范疇，也許可以將它歸類到ML for hardware design的范疇。

圖15 使用ML開(kāi)發(fā)的高效片上功耗檢測(cè)模型 [19]

07ML for EDA面臨的挑戰(zhàn)

最后簡(jiǎn)單總結(jié)一下 ML for EDA可能會(huì)面臨的一些挑戰(zhàn)。而針對(duì)這些挑戰(zhàn)，近年來(lái)大家也進(jìn)行了一些嘗試。

第一，訓(xùn)練所需的芯片設(shè)計(jì)數(shù)據(jù)非常難以獲得。對(duì)于這個(gè)問(wèn)題，一方面一些研究者開(kāi)始提供公開(kāi)的芯片設(shè)計(jì)數(shù)據(jù)集 [20]。另一方面，研究者探索了在保護(hù)數(shù)據(jù)隱私條件下的模型訓(xùn)練，例如基于聯(lián)邦學(xué)習(xí)的方法 [21]，或者對(duì)訓(xùn)練數(shù)據(jù)進(jìn)行一些加密。第二，開(kāi)發(fā)和維護(hù)ML模型需要大量ML背景的工程師，而這對(duì)半導(dǎo)體公司來(lái)說(shuō)并不容易。為了進(jìn)一步提升自動(dòng)化的程度，研究者探索了一些自動(dòng)化的ML模型開(kāi)發(fā)方法 [22]。這些工作一般基于深度學(xué)習(xí)領(lǐng)域已有的AutoML或者神經(jīng)網(wǎng)絡(luò)架構(gòu)搜索（NAS）方法，然后對(duì)特定問(wèn)題進(jìn)行一些定制化設(shè)計(jì)。第三，由于芯片設(shè)計(jì)與制程的差異，ML方法的準(zhǔn)確性難以保證可遷移性。另外ML方法的安全可靠性也需要更多保證。已經(jīng)有不少研究ML方法安全與可靠性的初步工作。論文 [23] 中提供了一些總結(jié)。第四，從實(shí)際工程角度，ML方法如何更好地融入現(xiàn)有的EDA工具與芯片設(shè)計(jì)流程。這一點(diǎn)也許需要研究者與工業(yè)界共同進(jìn)行探索。

08結(jié)語(yǔ)

本文大致介紹了ML for EDA這一熱門(mén)研究方向。總體來(lái)說(shuō)，ML方法在EDA領(lǐng)域提供的數(shù)據(jù)驅(qū)動(dòng)的優(yōu)勢(shì)是極其獨(dú)特的?？紤]到這些特點(diǎn)，我個(gè)人確信更多的ML算法未來(lái)會(huì)融入芯片設(shè)計(jì)流程之中。但至于ML算法究竟會(huì)在未來(lái)的設(shè)計(jì)流程中占到多大比重，這當(dāng)然取決于大家未來(lái)的探索與實(shí)踐。非常期待基于ML的新方法能夠推動(dòng)EDA產(chǎn)業(yè)，特別是國(guó)產(chǎn)EDA產(chǎn)業(yè)的發(fā)展。

審核編輯 ：李倩