來(lái)源：STM32單片機(jī)

本應(yīng)用筆記描述了意法半導(dǎo)體開發(fā)的首款指令緩存(ICACHE)和數(shù)據(jù)緩存(DCACHE)。

在 Arm Cortex-M33 處理器的 AHB 總線中引入的 ICACHE 和 DCACHE 嵌入到下表中列出的 STM32 微控制器(MCU)中。

這些緩存使用戶從內(nèi)部和外部存儲(chǔ)器提取指令和數(shù)據(jù)時(shí)或在用于外部存儲(chǔ)器的數(shù)據(jù)流量時(shí)提高應(yīng)用性能并降低功耗。本文檔提供了典型示例，以強(qiáng)調(diào) ICACHE 和 DCACHE 功能，并便于配置。

1. ICACHE 和 DCACHE 概述

本節(jié)概述了嵌入在基于 STM32 Arm Cortex內(nèi)核的微控制器中的 ICACHE 和 DCACHE 接口。詳細(xì)介紹了 ICACHE 和 DCACHE 框圖架構(gòu)以及在系統(tǒng)架構(gòu)中的集成。

1.1 STM32L5 系列智能架構(gòu)

此架構(gòu)基于總線矩陣，允許多個(gè)主設(shè)備（Cortex-M33、DMA1/2 和 SDMMC1）訪問(wèn)多個(gè)從設(shè)備（如Flash 存儲(chǔ)器、SRAM1/2、OCTOSPI1 或 FSMC）。

下圖描述了 STM32L5 系列智能架構(gòu)。

由于將 8-Kb 的 ICACHE 接口引入其 C-AHB 總線，通過(guò)快速總線從內(nèi)部存儲(chǔ)器（Flash 存儲(chǔ)器、SRAM1 或SRAM2）或通過(guò)慢速總線從外部存儲(chǔ)器（OCTOSPI1 或 FSMC）提取代碼或數(shù)據(jù)時(shí)，Cortex-M33 的性能有所提升。

1.2 STM32U5 系列智能架構(gòu)

此架構(gòu)基于總線矩陣，允許多個(gè)主設(shè)備（Cortex-M33、GPDMA1、DMA2D 和SDMMC1/2）訪問(wèn)多個(gè)從設(shè)備（如 Flash 存儲(chǔ)器、SRAM1/2/3/4、BKPSRAM、OCTOSPI1/2 或 FSMC）。

下圖描述了 STM32U5 系列智能架構(gòu)。

其 C-AHB 總線引入了 8-Kb 的 ICACHE 接口，通過(guò)快速總線從內(nèi)部存儲(chǔ)器（Flash 存儲(chǔ)器、SRAM1、SRAM2 或SRAM3）或通過(guò)慢速總線從外部存儲(chǔ)器（OCTOSPI1、OCTOSPI2 或 FSMC）提取代碼或數(shù)據(jù)時(shí)，Cortex-M33 的性能有所提升。其 S-AHB 總線引入了 4-Kb 的 DCACHE 接口，提高了外部存儲(chǔ)器（OCTOSPI1、OCTOSPI2 或 FSMC）的數(shù)據(jù)流量。

1.2 ICACHE 框圖

ICACHE 框圖如下圖所示：

ICACHE 存儲(chǔ)器包括：

? 具有以下元素的 TAG 存儲(chǔ)器：

– 指示將哪些數(shù)據(jù)包含在緩存數(shù)據(jù)存儲(chǔ)器中的地址標(biāo)簽

– 有效位

? 數(shù)據(jù)存儲(chǔ)器，包含緩存的數(shù)據(jù)

1.4DCACHE 框圖

DCACHE 框圖如下圖所示。

DCACHE 存儲(chǔ)器包括：

? 具有以下元素的 TAG 存儲(chǔ)器：

– 指示將哪些數(shù)據(jù)包含在緩存數(shù)據(jù)存儲(chǔ)器中的地址標(biāo)簽

– 有效位 特權(quán)位

– dirty 位

? 數(shù)據(jù)存儲(chǔ)器，包含緩存的數(shù)據(jù)

本文檔詳細(xì)介紹了意法半導(dǎo)體開發(fā)的首款指令緩存(ICACHE)和數(shù)據(jù)緩存(DCACHE)的基本特性，并在文中提供示例介紹其性能，為大家?guī)?lái)關(guān)于這款指令的全面解讀。由于文章篇幅有限僅展示部分，完整內(nèi)容請(qǐng)點(diǎn)擊“閱讀原文”下載原文檔。

審核編輯：湯梓紅