半導(dǎo)體所半導(dǎo)體超晶格國(guó)家重點(diǎn)實(shí)驗(yàn)室高速圖像傳感及信息處理課題組的張釗研究員等研制出一款極低電壓、低抖動(dòng)低功耗頻率綜合器芯片。相關(guān)研究成果以題目為"0.4V-VDD 2.25-to-2.75GHz ULV-SS-PLL Achieving 236.6fsrms Jitter, -253.8dB Jitter-Power FoM, and -76.1dBc Reference Spur"的論文發(fā)表在集成電路芯片設(shè)計(jì)領(lǐng)域的頂級(jí)會(huì)議IEEE International Solid-State CircuitsConference(ISSCC)上。

物聯(lián)網(wǎng)系統(tǒng)需要同時(shí)具有低抖動(dòng)和低功耗的頻率綜合器，以滿足低功耗高質(zhì)量無(wú)線數(shù)據(jù)收發(fā)的需求，且提高無(wú)線傳感器等設(shè)備的待機(jī)時(shí)間，而降低電壓是降低功耗的有效技術(shù)路線。課題組提出了一種新型的頻率綜合器的系統(tǒng)架構(gòu)和極低電壓電路的噪聲降低技術(shù)，有效降低了低抖動(dòng)鎖相環(huán)的電壓和功耗，并通過(guò)流片驗(yàn)證了提出的新技術(shù)的有效性。

該頻率綜合器芯片包含如下新技術(shù)：提出了一種全新的三通路架構(gòu)，顯著提升在極低電壓下壓控振蕩器的頻率調(diào)諧范圍，從而減小低電壓振蕩器的設(shè)計(jì)復(fù)雜度，降低電路功耗；提出一種基于無(wú)源緩沖器隔離技術(shù)的亞采樣鑒相器，能夠在極低電壓下保持足夠鑒相器增益,從而獲得低帶內(nèi)相位噪聲，實(shí)現(xiàn)極低電壓下的低抖動(dòng)性能。測(cè)試結(jié)果表明，該芯片能夠在0.4 V電壓下正常工作，積分抖動(dòng)低至236.6 fs，且功耗僅為0.74 mW；同時(shí)，頻率覆蓋范圍為2.25-2.75GHz，參考雜散為-76.1dBc。圖1和圖2分別為芯片照片和測(cè)試的輸出的積分抖動(dòng)和參考雜散結(jié)果。

該工作獲得國(guó)家自然科學(xué)基金項(xiàng)目和北京市科技計(jì)劃項(xiàng)目的支持，澳門大學(xué)為該項(xiàng)工作的合作方。

圖1. 芯片照片

圖2. 關(guān)鍵測(cè)試結(jié)果

審核編輯：劉清