如今，傳統(tǒng)IDM晶圓廠模式越來越不吃香了，新方案不斷涌現(xiàn)，高效又環(huán)保。

比利時微電子研究中心（imec）展示最新先進IC圖形化工藝的環(huán)境影響量化評估方案。 imec 藉由在 imec.netzero 模擬平臺開發(fā)虛擬晶圓廠，利用分析結(jié)果，與其伙伴評估現(xiàn)有制程，識別開發(fā)重點領(lǐng)域、推算未來數(shù)據(jù)，并在實體晶圓廠探索高影響力的環(huán)境友善制程，包含減少使用含氟的蝕刻氣體，致力于極紫外光（EUV） 曝光機的產(chǎn)量最大化，以及減少氫氣用量與用水。

imec指出，IC制造衍生的二氧化碳排放量預計在未來10年增長4倍，一來是先進制程技術(shù)漸趨復雜，二來晶圓總產(chǎn)量增加; 為逆轉(zhuǎn)未來局勢，領(lǐng)先業(yè)界的半導體大廠已承諾在2030至2050年前達到碳中和或凈零。

有鑒于此，imec啟動可持續(xù)半導體技術(shù)與系統(tǒng)（Sustainable Semiconductor Technologies and Systems）研究計劃，廣邀半導體供應鏈以芯片制造的凈零碳排為發(fā)展目標，其中一項目標是提供業(yè)界一套獨到的由下而上（bottom-up）設(shè)計方法，提供可付諸行動的高度細化資料， 以便在制程與流程開發(fā)階段進行影響評估。

imec.netzero 模擬平臺是這項計劃的產(chǎn)物，imec 與其伙伴合作，利用該平臺首次量化不同邏輯芯片世代的圖形化工藝所帶來的環(huán)境影響;imec 技術(shù)研究主任 Emily Gallagher 解釋，透過應用虛擬晶圓廠可展示生產(chǎn) 3 nm邏輯晶圓的光刻與蝕刻制程，在范疇 1（自有或自行操作資產(chǎn)的直接碳排）與范疇 2（外購電力的間接碳排） 的碳排占比共達 45%。

imec.netzero模擬平臺針對不同邏輯芯片世代的每片晶圓碳排量進行分析的結(jié)果。值得注意的是，7nm制程引進EUV技術(shù)，透過精簡多道制程步驟，成功減少碳排。

另外，該模擬工具還能在晶圓廠實際操作實驗時量化收益，如減少10%的EUV光刻劑量，相當于每片晶圓減少0.4kg的二氧化碳排放量，能為大型晶圓廠省下每月40噸的二氧化碳排放量，等同于美國舊金山與波特蘭來回飛行100趟的碳排量。

imec也將自有的實體晶圓廠作為試驗環(huán)境，從而探索高影響力領(lǐng)域的制程與設(shè)計方針。Emily Gallagher表示，我們與愛德華先進科技（Edwards）合作，近期在我們的12英寸晶圓廠無塵室架設(shè)了一套EUV蝕刻的氫氣回收系統(tǒng)，最多能回收與再利用70%的氫氣。

此外，imec也專注在開發(fā)數(shù)值孔徑為0.33與0.55的低劑量EUV蝕刻解決方案，借此降低蝕刻成本，為強化永續(xù)發(fā)展，也指明蝕刻技術(shù)的未來動向，目前焦點放在降低傳統(tǒng)蝕刻氣體的整體消耗量，未來將攜手合作伙伴來量化分析上述解決方案對半導體制程完整流程的影響。

imec先進圖形化制程與材料研究計劃的研發(fā)VP Steven Scheer表示，過去開發(fā)的圖形化技術(shù)是掀起半導體革命的主要成因，為趕上對運算效能不斷升級的需求成長幅度，持續(xù)改良至關(guān)重要。

在 imec.netzero 模擬平臺上開發(fā)的模型經(jīng)由設(shè)備與材料廠商不斷進行基準測試與驗證。這些廠商扮演關(guān)鍵要角，除了推行SSTS先導計劃，還能強化可行的圖形化解決方案，以減少全球半導體業(yè)的碳足跡與環(huán)境影響。

Steven Scheer 補充，我們注意到碳排當量 （carbon equivalent emissision） 的計算方法并不包含碳排對環(huán)境的所有影響。例如，排放氣體可能是有害空氣污染物（HAPS），而光阻劑與抗反射鍍膜（ARC）皆含有全氟與多氟烷基物質(zhì)（PFAS）。

這些物質(zhì)的碳氟鍵結(jié)強度提供化學放大阻劑 （chemically amplifiedresist） 優(yōu)異的光刻特性，包含發(fā)展成熟的光學光刻光阻劑與持續(xù)發(fā)展的 EUV 光阻劑。然而，由于其潛在的生物累積特性，社會因此亟欲禁用 PFAS。除了直接降低碳排，禁用 PFAS 的研究計劃也應納入考慮。

審核編輯 ：李倩