1.FPGA設(shè)計(jì)工程師努力的方向？
SOPC、高速串行I/O、低功耗、可靠性、可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。
隨著芯片工藝的提高，芯片容量、集成度都在增加，FPGA設(shè)計(jì)也朝著高速、高集成度、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。

2.FPGA設(shè)計(jì)中對(duì)時(shí)鐘的使用？
FPGA芯片有固定的時(shí)鐘路徑，這些路徑能有效減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時(shí)鐘管理器如PLL、DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對(duì)時(shí)鐘邏輯操作的替代方案）。

3. FPGA設(shè)計(jì)如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？
異步電路一般是通過加buffer、兩級(jí)與非門等來實(shí)現(xiàn)延時(shí)，但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中，對(duì)于比較大的和特殊要求的延時(shí)，一般是通過高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過計(jì)數(shù)器來控制延時(shí)，對(duì)于比較小的延時(shí)，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個(gè)時(shí)鐘周期。

4. FPGA中可以綜合實(shí)現(xiàn)為RAM、ROM、CAM的是那種資源及其注意事項(xiàng)？
三種資源：BLOCK RAM，觸發(fā)器（FF）、查找表（LUT）
5. HDL語言的層次概念？
HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)、行為級(jí)、寄存器傳輸級(jí)、門級(jí)。系統(tǒng)級(jí)、算法級(jí)、RTL級(jí)（行為級(jí)）、門級(jí)、開關(guān)級(jí)。

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