前言

InFO（Integrated-FanOut-Wafer-Level-Package）能夠提供多芯片垂直堆疊封裝的能力，它通過RDL層，將芯片的IO連接扇出擴展到Die的投影面積之外，增加了bump的放置靈活性和IO數(shù)量。與CoWoS-S相比，既減少了硅制造成本，又通過異構(gòu)集成獲得了性能的提升，以及更小的體積。

在InFO封裝設(shè)計中，其主要的難點在RDL自動化布線的實現(xiàn)，如何做到高效、DRC-clean以及高質(zhì)量（電氣、可靠性）實現(xiàn)？

圖 1

InFO_3D封裝

芯和半導體的3DICCompiler（以下簡稱“3DICC”）設(shè)計平臺，全面支持2.5D/3D chiplets集成設(shè)計和仿真。

本文介紹如何基于3DICC設(shè)計平臺實現(xiàn)Fanout集成方式的布局布線，整個流程包含芯片創(chuàng)建、頂層創(chuàng)建、FanOut substrate創(chuàng)建和實現(xiàn)，以及系統(tǒng)規(guī)則檢查和dummy填充、degassing hole添加，如下：

圖2

FanOut設(shè)計流程

案例介紹

圖 3

FanOut示例

1. 創(chuàng)建芯片模型，讀入設(shè)計數(shù)據(jù)

首先，我們需要為每個芯片創(chuàng)建一個基本模型。為die定義floorplan的boundary，然后讀入CSV文件，建立front-side的microbump pattern，這些microbump將與fanout substrate連接。

如下圖：

圖4

(a)Die1 bump arrary (b) die2 bump array

2. 創(chuàng)建FanOut substrate

讀入C4 bump的CSV文件，建立僅包含boundary信息的substrate floorplan。

圖5

(a)FanOut substrate boundary

(b) FanOut substrate的C4 bump陣列

3.創(chuàng)建系統(tǒng)頂層

1）讀入兩個top die和substrate的NDM庫，進行布局放置。

圖6

FanOut設(shè)計頂層創(chuàng)建

2）Microbump鏡像創(chuàng)建。通過3DICC的bump mirroring功能，將top die的microbump陣列鏡像到substrate上，自動創(chuàng)建對接的microbump陣列。

圖7

top dies的bump鏡像實現(xiàn)

3）基于頂層netlist和鏡像后的bump陣列，自動追溯芯片間和芯片與封裝基板間的互連關(guān)系，創(chuàng)建substrate的netlist和所有互連通道和映射關(guān)系，完成top level系統(tǒng)建立。

圖8

系統(tǒng)互連的自動創(chuàng)建

4.Fanout substrate自動布線

RDL substrate的自動布線將通過3DICC的add-on Custom Compiler進行。在進行布線之前，定義可調(diào)用的PDK庫，其中包含定制的各種特殊圖形PCell，如橢圓形、長方形等。點擊OK后，系統(tǒng)將把這個庫添加進入lib.defs文件中。另外，在版圖編輯器中選擇Packaging > Router Global Options，在Router Global Options中設(shè)定如下，完成自動布線器的全局規(guī)則設(shè)定。

圖9

PDK庫和自動布線全局規(guī)則設(shè)定

1）打開3DICC設(shè)計庫，導入頂層設(shè)計版圖。

圖10

頂層設(shè)計版圖

2）多層任意角度自動布線。

在Hierarchy工具欄設(shè)定stop level（可見的level深度）為1，使得布線器可以看到層次化設(shè)計中的pins和blockages。在Packaging > Auto Route中設(shè)定如下：

圖11

布線設(shè)定

完成布線后，回到top view的結(jié)果如下：

圖12

多層自動布線

3）PG平面創(chuàng)建。

設(shè)定用于PG平面創(chuàng)建的nets和布線層，如下：

為VDD1創(chuàng)建PG平面邊界。在Object/Layer Panel選擇FA_SPP_1 drawing LPP。選擇Packaging > Create Plane Boundary，在Create Plane Boundary工具欄，鍵入VDD1到Nets欄，在版圖上用FA_SPP_1層畫一個矩形區(qū)域，將VDD1 bumps/pins覆蓋住。

圖13

VDD1平面邊界創(chuàng)建

新創(chuàng)建的平面邊界將目標網(wǎng)絡(luò)和目標LPP信息存儲為屬性，這些屬性將被布線器使用。接下來，重復以上步驟，為所有PG網(wǎng)絡(luò)創(chuàng)建平面邊界。

4）調(diào)整PG平面邊界

檢查各個PG平面邊界中是否有將其他電源域的pin或者net包覆進來，如有，則進行平面調(diào)整，避免引起短路或開路。如下圖中，可以看到VDDPST（黃色亮點）的bump也被VDD1平面邊界覆蓋。由于VDD1、VDD2、VDDPST共享同一層FA_SPP_1，為了確保不造成任何開路或短路，必需對平面邊界進行調(diào)整。

圖14

初版PG平面邊界

在Object/Layer Panel選擇FA_SPP_1 drawing LPP，關(guān)閉除FA_SPP_1 和border drawing之外的所有可視層。在Design Navigator選擇VDD1.該net被highlight出來。選擇Packaging > Create Plane Boundary。其中仍然被包覆的其他bump（黃色高亮的VDDPST）可以通過繼續(xù)切割進行處理。

圖15

VDD1 PG平面邊界調(diào)整

繼續(xù)進行VDD2和VDDPST的平面邊界調(diào)整。結(jié)果如下：

圖16

VDD2和VDDPST PG平面邊界調(diào)整

接下來，在Object/Layer Panel中使所有LPP層可視可選，Edit > Select > By LPP中選擇border drawing。到Packaging > Realize Plane。執(zhí)行結(jié)果如下：

圖17

PG平面邊界調(diào)整結(jié)果

5.布線結(jié)果檢查，dummy fill，de-gassing hole添加

布線完成后，進行top-level的3D rule檢查和基于ICV的DRC、LVS、dummy fill和degassing hole創(chuàng)建等。

ICV的檢查結(jié)果可以在錯誤窗口進行查看，分為幾種類型：物理連接，匹配類型，邏輯物理一致性，bump cluster，芯片布局擺放，物理設(shè)計規(guī)則等。

圖18

ICV檢查結(jié)果

打開Packaging > Create DeGassing Hole，選擇如下：

圖19

de-gassing hole and dummy fill

生成設(shè)計的GDS，運行ICV來生成de-gassing holes和dummy fills，將de-gassing holes導入到當前設(shè)計中，代替PG平面。當操作結(jié)束以后，degassing holes被創(chuàng)建完成，版圖展示如下：

圖20

post de-gassing hole and dummy layout

6.同步頂層設(shè)計

使用Custom Compiler完成InFO布線和編輯后，在3DICC中直接打開編輯過的設(shè)計，Tools > Digital Implementation > 3DIC Compiler，完成設(shè)計的同步更新。

圖21

最終版圖結(jié)果

總結(jié)

3DIC Compiler可以幫助設(shè)計者實現(xiàn)InFO封裝物理設(shè)計和分析，能夠達到高度自動化（可以將數(shù)周的實現(xiàn)時間壓縮到幾小時），具有可定制substrate、高容量、高性能等特點。并且和芯片設(shè)計數(shù)據(jù)在統(tǒng)一平臺上完全同步，實現(xiàn)芯片-封裝協(xié)同設(shè)計。

審核編輯：湯梓紅