隨著數(shù)據(jù)中心和人工智能應用成為中心舞臺，過去幾年見證了各種高帶寬互連技術的出現(xiàn)。計算高速鏈路 （CXL） 是一種有抱負的新型互連技術，適用于高帶寬設備，例如帶內存的加速器、高密度計算卡和由 GPU 組成的加速器。Synopsys 開發(fā)了一個全面的 CXL 驗證子系統(tǒng)，計劃發(fā)布其第一個 CXL 應用程序的早期采用者已經使用該系統(tǒng)。CXL 驗證子系統(tǒng)利用業(yè)界流行的 Synopsys PCI Express 驗證 IP。

CXL 是一種在主機（通常是 CPU）和設備（通常是附加了內存的加速器）之間實現(xiàn)高帶寬、低延遲鏈接的技術。CXL 堆棧專為低延遲而設計，使用 PCIe 電氣和附加卡的標準 PCIe 外形規(guī)格。CXL 使用靈活的處理器端口，可以自動協(xié)商到標準 PCIe 事務協(xié)議或備用 CXL 事務協(xié)議。

CXL 規(guī)范建立在完善的 PCIe 基礎架構之上，并利用其基于層的架構，每一層都有一個目標角色。

圖 1：CXL 分層體系結構和驗證要求

CXL 事務層

CXL 事務層分為 PCIe/CXL.io 事務層和 CXL.cache+CXL.mem 事務層。CXL.cache+CXL.mem 事務層支持生成請求、響應和數(shù)據(jù)的功能。

CXL 鏈路層

CXL 鏈路層分為 PCIe/CXL.io 鏈路層和 CXL.cache+CXL.mem 鏈路層。鏈路層是事務層和物理層之間的中間層。它有助于維護整個鏈路上的事務的可靠性。

CXL ARB/MUX

CXL ARB/MUX 提供 CXL.io 和 CXL.cache+CXL.mem 流量的仲裁和多路復用，朝向物理層。

CXL 物理層

物理層由邏輯子塊和電氣子塊組成。邏輯子塊最初在 PCIe 模式下運行，并根據(jù)備用協(xié)議協(xié)商切換到 CXL 模式。電氣子塊始終遵循 PCIe 規(guī)范。

對于 CXL 流量，數(shù)據(jù)速率與 PCIe 規(guī)范定義的速率一致。在 CXL 模式下，支持 8 GT/s、16 GT/s 或 32 GT/s 的數(shù)據(jù)速率。在 CXL 模式下，支持 x16、x8、x4、x2 的鏈接寬度。x1 的鏈路寬度也支持降級模式。

數(shù)據(jù)的爆炸式增長以及AI和加密的快速創(chuàng)新催生了GPU加速器，需要與處理器建立高性能連接。雖然存在其他互連協(xié)議，但 CXL 在提供 CPU/設備內存一致性、降低設備復雜性以及捆綁在單一技術中的行業(yè)標準物理和電氣接口方面是獨一無二的，可實現(xiàn)最佳的即插即用體驗。

審核編輯：郭婷