引言

??本文主要介紹了時(shí)鐘偏差和時(shí)鐘抖動(dòng)。

一、時(shí)鐘偏差的相關(guān)概念

??時(shí)鐘偏差 Clock Skew 是指同一個(gè)時(shí)鐘域內(nèi)的時(shí)鐘信號(hào)，到達(dá)各個(gè)模塊（如寄存器）所用的時(shí)間偏差（由于布線長度不一致以及存在的線延時(shí)）。

??時(shí)鐘偏差主要分為正偏差和 負(fù)偏差 。當(dāng)信號(hào)傳輸?shù)哪繕?biāo)寄存器在接收寄存器之前捕獲正確的時(shí)鐘信號(hào)，電路發(fā)生正偏差（時(shí)鐘布線方向與數(shù)據(jù)流水方向一致）；當(dāng)信號(hào)傳輸?shù)哪繕?biāo)寄存器在接收寄存器之后捕獲正確的時(shí)鐘信號(hào)，電路發(fā)生負(fù)偏差（時(shí)鐘布線方向與數(shù)據(jù)流水方向相反）。

正偏差和負(fù)偏差

二、時(shí)鐘抖動(dòng)的相關(guān)概念

??時(shí)鐘抖動(dòng) Clock Jitter 是指相對(duì)于理想時(shí)鐘沿而言，實(shí)際時(shí)鐘所存在的不隨時(shí)間積累的、時(shí)而超前、時(shí)而滯后的偏移（時(shí)鐘脈沖寬度發(fā)生了暫時(shí)的變化，也就是 Tcycle 或大或小，這是永遠(yuǎn)存在的）；

總結(jié)

??時(shí)鐘偏差 Skew 通常是指時(shí)鐘相位上的不確定，時(shí)鐘抖動(dòng) Jitter 通常是指時(shí)鐘頻率上的不確定；相位為整體移動(dòng)，頻率為單個(gè)時(shí)鐘變動(dòng)；

??時(shí)鐘偏差和時(shí)鐘抖動(dòng)都要求系統(tǒng)時(shí)鐘寬度增加，以滿足建立時(shí)間和保持時(shí)間的要求，從而降低了系統(tǒng)時(shí)鐘頻率，導(dǎo)致了系統(tǒng)的性能變差。所有的時(shí)鐘網(wǎng)絡(luò)布線都應(yīng)該使用由 FPGA 提供的專用時(shí)鐘資源（如全局時(shí)鐘資源、局部時(shí)鐘資源和 I/O 時(shí)鐘資源），否則時(shí)鐘偏差會(huì)非常嚴(yán)重。

• 源時(shí)鐘，指發(fā)送數(shù)據(jù)的時(shí)鐘；目的時(shí)鐘，指接收數(shù)據(jù)的時(shí)鐘；
• 發(fā)送沿，指發(fā)送數(shù)據(jù)的源時(shí)鐘活動(dòng)邊沿；接收沿，指接收數(shù)據(jù)的目的時(shí)鐘活動(dòng)邊沿；

??在超大規(guī)模集成電路中，存在大量需要時(shí)鐘信號(hào)進(jìn)行同步的寄存器，這就需要構(gòu)建一個(gè)時(shí)鐘信號(hào)的分布傳輸網(wǎng)絡(luò)，來提供時(shí)鐘偏移盡可能小的同步時(shí)序。在集成電路的物理設(shè)計(jì)階段，需要設(shè)計(jì)一個(gè)良好的時(shí)鐘樹結(jié)構(gòu) CTS，通過在時(shí)鐘信號(hào)傳輸電路上插入具有不同時(shí)延參數(shù)的緩沖器，可以盡可能地使時(shí)鐘偏移接近零，即時(shí)鐘信號(hào)近乎同步到達(dá)各個(gè)寄存器。