一、PCB布局設(shè)計注意要點：

①電源部分盡量遠離AD與時鐘部分。

②電源部分，主芯片FPGA，時鐘部分盡量放同一面，AD部分放一面，這樣既能減弱數(shù)字部分的信號對AD部分的干擾，又能方便結(jié)構(gòu)統(tǒng)一做散熱；（此設(shè)計點是限于板子空間小的情況下處理）。

③AD芯片與時鐘芯片的LDO電源要靠近各供給模塊芯片放置。

④AD模塊之間間距盡量大，并且AD的多路輸入端之間盡量留出空間做結(jié)構(gòu)隔離條。

二、PCB布線設(shè)計注意要點：

①AD模塊的輸入端由單端50ohm經(jīng)過變壓器后轉(zhuǎn)為差分100ohm這段模擬信號，單端阻抗要控制50ohm，差分阻抗要控制100ohm，走表層，路徑盡量短。

②AD模塊的數(shù)字部分的每1路數(shù)據(jù)信號由[AD*_D0---AD*_D*]組成，同層同組，以AD_DCO_CLK為參考進行等長匹配，等長公差控制在±50mil(如空間足夠,公差可以盡量做小)。

③每個AD芯片的數(shù)字信號盡量做到等長，公差控制在±50mil，以保證多個AD模塊同時使用時，數(shù)據(jù)信號同步。

④每個AD芯片的CLK時鐘信號到時鐘芯片的長度要等長，走差分對，控制100ohm阻抗，單對差分內(nèi)等長公差控制在±5mil，差分對之間等長公差控制在±10mil。

⑤ADC_SYNC信號要走T型走線，到每個AD芯片上的長度要等長匹配。

本文轉(zhuǎn)載自： 明德?lián)PFPGA科教微信公眾號

審核編輯：湯梓紅