在集成電路發(fā)展的數(shù)十年里，封裝形式從最典型的DIP、QFP發(fā)展到系統(tǒng)級(jí)SiP封裝和PoP封裝（Package on Package），再到如今的2.5D、3D高階封裝，封裝技術(shù)和集成度得到了顯著提升。

2.5D封裝簡介

2.5D封裝通常應(yīng)用于高性能的CPU、FPGA和人工智能等領(lǐng)域。它是一種將主邏輯芯片和HBM高帶寬儲(chǔ)存器等芯片同時(shí)集成的封裝形式，具體的封裝結(jié)構(gòu)因廠家而異，主流的技術(shù)路線包括英特爾的EMIB和臺(tái)積電的CoWoS。以CoWoS為例，它是由Chip on Wafer on Substrate縮寫而來，即先將各主芯片和儲(chǔ)存器集成堆疊到無源的Wafer（中介層）上，再將CoW部分封裝在有機(jī)載板Substrate上。

Interposer上的RDL使得各芯片之間的電信號(hào)可以直接交流，并通過Interposer中的硅通孔（TSV）傳輸?shù)接袡C(jī)載板以完成與外界的連接。這種封裝形式具有以下優(yōu)點(diǎn)：

1、減小器件所占用的面積，充分利用縱向空間，降低功耗；

2、縮短各芯片之間的電信號(hào)傳輸距離，減少導(dǎo)線寄生電容的影響。

然而，復(fù)雜的封裝過程也增加了制程工藝的難度，導(dǎo)致某些制程環(huán)節(jié)成本高昂以及整體良率下降等問題。

Cross Section切片剖面觀察

切片制樣是常見的破壞性物理分析手段，常見于檢查器件內(nèi)部結(jié)構(gòu)或缺陷等場(chǎng)景。在制樣過程中，需要避免人為引入的noise和crack，否則將影響我們對(duì)器件本身的缺陷的判斷。

難點(diǎn)1：避免機(jī)械應(yīng)力對(duì)芯片結(jié)構(gòu)的異常損傷

在復(fù)雜封裝如2.5D，3D封裝中，主芯片為通常采用ELK材質(zhì)工藝的先進(jìn)制程芯片，由于ELK材質(zhì)自身對(duì)機(jī)械應(yīng)力承受能力較低的特點(diǎn)，在切片制樣過程中極易出現(xiàn)研磨導(dǎo)致金屬布線層出現(xiàn)Crack，嚴(yán)重的甚至?xí)菇饘俨季€層與襯底直接分層。

難點(diǎn)2：微結(jié)構(gòu)尺寸較小易磨過位置

一般采用復(fù)雜封裝如2.5D封裝形式的器件，整體尺寸可超過5*5cm，但是，器件內(nèi)部的關(guān)鍵結(jié)構(gòu)尺寸卻在微米級(jí)。如下圖，TSV孔在同一排中可存在超過150個(gè)相同的結(jié)構(gòu)，每個(gè)TSV孔直徑僅10微米。要保證所有結(jié)構(gòu)都能同時(shí)呈現(xiàn)在一個(gè)截面中，切片制樣時(shí)左右兩端研磨深度誤差就不能超過10微米；需要在研磨過程中進(jìn)行精細(xì)控制。

廣電計(jì)量的服務(wù)優(yōu)勢(shì)

廣電計(jì)量DPA團(tuán)隊(duì)，通過多年在高階封裝的DPA分析技術(shù)上的不斷探索，在高階封裝的DPA(破壞性物理分析)領(lǐng)域積累了大量的經(jīng)驗(yàn)；能夠?qū)CBGA，COWOS，SIP，F(xiàn)OP等復(fù)雜封裝集成電路進(jìn)行定點(diǎn)切片制樣的同時(shí)不會(huì)引入結(jié)構(gòu)分層，開裂等制樣異常。同時(shí)配合OM，SEM等微觀分析技術(shù)，可以進(jìn)一步分析高階封裝內(nèi)部的芯片互聯(lián)工藝質(zhì)量，underfill填充質(zhì)量，芯片金屬電路工藝質(zhì)量以及復(fù)雜封裝的封裝應(yīng)力篩查，失效形貌觀察等圖：