以應(yīng)用于數(shù)?；旌?a target="_blank">信號芯片中的運算放大器為對象，完成芯片設(shè)計驗證的全流程，包括運算放大器的電路和版圖設(shè)計、設(shè)計階段的前仿和后仿驗證、以及對PDK的驗證全流程實驗。

3.設(shè)計要求

①使用0.18μm工藝進行設(shè)計

②電源電壓：1.8V±10%

③工作溫度：25℃，0℃至50℃，-20℃至85℃，-40℃至+125℃

④詳細指標要求：

4.作品特色

本作品在差分輸入單端輸出的共源共柵運算放大器基本架構(gòu)的基礎(chǔ)上，大膽嘗試了一種新的設(shè)計架構(gòu)，即故意失配的不對稱結(jié)構(gòu)。與常規(guī)的對稱結(jié)構(gòu)相比，節(jié)省了大約20%的版圖面積以及10%的靜態(tài)功耗。

5.作品介紹

5.1 不對稱結(jié)構(gòu)

如上圖，為運算放大器的主體部分結(jié)構(gòu)。輸出側(cè)采用較大尺寸MOS，非輸出側(cè)采用較小尺寸的MOS，兩側(cè)尺寸之比n：1，形成故意失配結(jié)構(gòu)，兩側(cè)電流之比也為n：1。增益由輸出側(cè)視入電阻、輸入對管跨導(dǎo)確定：

此表達式與對稱結(jié)構(gòu)完全一致！同時節(jié)省了非輸出側(cè)的版圖面積以及靜態(tài)功耗，同時能實現(xiàn)對差分信號的處理。

5.2 高等效視入電阻電流源解決共模抑制比的惡化

為了解決故意失配的不對稱結(jié)構(gòu)造成的共模抑制比惡化的問題，本團隊改進了尾電流源，采用雙管堆垛的電流源結(jié)構(gòu)。尾電流源等效視入電阻增加gmro倍，從而同時優(yōu)化了負載失配以及輸入對管失配造成的從共模到輸出結(jié)點的電壓變化。

5.3 折疊式結(jié)構(gòu)解決多管堆疊造成的偏置困難

由于采用了共源共柵架構(gòu)以及上述的雙管堆垛的高等效視入電阻尾電流源架構(gòu)，運算放大器主體部分單條支路上多達6個晶體管，造成偏置困難、工作不穩(wěn)定的問題。因此，必須采用折疊式輸入設(shè)計，本團隊對運算放大器主體部分做了下圖改進。

5.4 Cascode補償提高帶寬

5.4.1 Cascode補償介紹

Cascode補償基本結(jié)構(gòu)如下圖。與Miller補償相比，M9截斷了從結(jié)點X到結(jié)點Y的前饋通路，從而消除了零點。同時，與Miller補償相比，次極點位置也移至更高頻率，使得用更小的補償電容，也具有相當?shù)难a償效果，帶寬從而得以提升。

5.4.2 Cascode補償與共源共柵放大器的結(jié)合

若第一級為共源共柵放大器，Cascode補償MOS管可以作以下結(jié)合：

Miller補償與Cascode補償仿真對比如下：

5.4.3 尖峰問題

仿真結(jié)果顯示，Cascode補償在單位增益帶寬外較近的位置產(chǎn)生了尖峰，主要原因是Cascode補償MOS管M7等效視入電阻并不是無窮大。

由于共軛極點十分靠近單位增益頻率，產(chǎn)生的尖峰對系統(tǒng)穩(wěn)定性影響十分嚴重，因此需要減小共軛極點產(chǎn)生的尖峰，這需要減小共軛極點的品質(zhì)因數(shù)