（1）DUT模型的建立

?① 164245模型：在Modelsim工具下用Verilog HDL語言［5］，建立164245模型。164245是一個雙8位雙向電平轉換器，有4個輸入控制端：1DIR，1OE，2DIR，2OE；4組8位雙向端口：1A，1B，2A，2B。端口列表如下：

input DIR_1，DIR_2，OE_1，OE_2；inout ［0：7］ a_1，a_2，b_1，b_2；reg ［0：7］
bfa1，bfb1，bfa2，bfb2；//緩沖區(qū)

?② 緩沖器模型：建立一個8位緩沖器模型，用來做Test bench 與164245 之間的數(shù)據(jù)緩沖``
（2）Test bench的建立

依據(jù)器件功能，建立Test bench平臺，用來輸入仿真向量。 Test bench中變量定義：

reg dir1，dir2，oe1，oe2； //輸入控制端

reg［0：7］ a1，a2，b1，b2； //數(shù)據(jù)端

reg［0：7］ A1_out［0：7］； //存儲器，用來存儲數(shù)據(jù)

reg［0：7］ A2_out［0：7］；reg［0：7］ B1_out［0：7］；reg［0：7］ B2_out［0：7］；

通過Test
圖6 Test bench驗證平臺框圖

（3）仿真和驗證

通過Test bench 給予相應的測試激勵進行仿真，得到預期的結果，實現(xiàn)了器件功能仿真，并獲得了測試圖形。圖7和圖8為部分仿真結果。

圖7 仿真數(shù)據(jù)結果

在JC-3165的*.MDC圖形文件中，對輸入引腳，用“1”和“0”表示高低電平；對輸出引腳，用“H”和“L”表示高低電平；“X”則表示不關心狀態(tài)。

由于在仿真時，輸出也是“0”和“1”，因此在驗證結果正確后，對輸出結果進行了處理，分別將“0”和“1”轉換為“L”和“H”，然后放到存儲其中，最后生成*.MDC圖形文件。

圖8 生成的*.MDC文件