FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類：自動(dòng)生成時(shí)鐘和用戶生成時(shí)鐘。前者是指由CMB（Clock Modifying Blocks，例如MMCM、PLL、BUFR 、BUFGCE_DIV、PHASER_x等）生成的時(shí)鐘；后者是指用戶通過(guò)組合/時(shí)序邏輯生成的時(shí)鐘。

在某些場(chǎng)景下，對(duì)于生成時(shí)鐘需要借助create_generated_clock創(chuàng)建。這里我們討論一下create_generated_clock的典型應(yīng)用場(chǎng)景。首先給出create_generated_clock的基本參數(shù)，如下圖所示。生成時(shí)鐘都有一個(gè)與之伴隨的主時(shí)鐘（MasterClock）。這個(gè)主時(shí)鐘可以是全局時(shí)鐘管腳進(jìn)來(lái)的時(shí)鐘（也就是設(shè)計(jì)的PrimaryClock），也可以是其他生成時(shí)鐘?？赏ㄟ^(guò)選項(xiàng)-master_clock指定。

場(chǎng)景1：重命名自動(dòng)生成時(shí)鐘

對(duì)于自動(dòng)生成時(shí)鐘（又稱自動(dòng)衍生時(shí)鐘），只要?jiǎng)?chuàng)建了主時(shí)鐘，工具會(huì)自動(dòng)創(chuàng)建生成時(shí)鐘。因此，如果設(shè)計(jì)中只存在“全局時(shí)鐘管腳->MMCM/PLL->BUFG”這種情形，而且MMCM/PLL是通過(guò)Clocking Wizard IP生成的，那么用戶就不用通過(guò)create_clock創(chuàng)建時(shí)鐘，因?yàn)镮P會(huì)自動(dòng)創(chuàng)建。例如，對(duì)于下圖所示設(shè)計(jì)，IP會(huì)自帶約束。在這種情況下，打開(kāi)綜合后的設(shè)計(jì)，執(zhí)行report_clocks命令，可以看到自動(dòng)生成的時(shí)鐘。

如上圖所示，自動(dòng)生成時(shí)鐘的名字之所以如此，是因?yàn)槲覀冊(cè)谡{(diào)用IP時(shí)對(duì)輸出端口進(jìn)行了重命名，如下圖所示。

另一方面，如果我們沒(méi)有對(duì)端口重命名，而希望生成時(shí)鐘名字是期望的名字，以便于閱讀分析以及后續(xù)約束的引用，這時(shí)就可以通過(guò)create_generated_clock命令進(jìn)行重命名。例如：要將下圖中的MMCM輸出端口CLKOUT0輸出時(shí)鐘命名為clk200，這時(shí)需要通過(guò)選項(xiàng)-name給時(shí)鐘命名，同時(shí)指定時(shí)鐘的端口，這里通過(guò)get_pins獲取。

審核編輯：劉清