近期，西安電子科技大學(xué)校士團(tuán)隊(duì)劉艷教授與羅拯東副教授在超陡垂直晶體管項(xiàng)目上取得重大突破?？蒲谐晒浴癝teep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures”為題發(fā)布于《自然?通訊》雜志。這項(xiàng)研究展示了一種創(chuàng)新性的晶體管設(shè)計(jì)，結(jié)合了電阻閾值開(kāi)關(guān)和垂直晶體管兩種功能，成功實(shí)現(xiàn)了具有超陡亞閾值擺幅及高集成密度可能性的垂直溝道晶體管。電流開(kāi)關(guān)比達(dá)到了驚人的8個(gè)數(shù)量級(jí)，且在室溫條件下的亞60mV/dec電流范圍超過(guò)了6個(gè)數(shù)量級(jí)。這樣一來(lái)，這個(gè)新型器件技術(shù)有望解決摩爾定律的瓶頸問(wèn)題。

當(dāng)今，集成電路生產(chǎn)工藝正在進(jìn)入亞5納米的階段，這使得理解傳統(tǒng)的晶體管尺寸縮小的方法已經(jīng)無(wú)法再滿足“器件-芯片”性能提升與成本控制的要求。因此，理論界和工業(yè)界都在尋找創(chuàng)新性的器件技術(shù)，以期望解決常規(guī)MOSFET的技術(shù)難題。企業(yè)如三星、IBM、歐洲微電子中心（IMEC）已經(jīng)開(kāi)始著手開(kāi)發(fā)垂直輸運(yùn)場(chǎng)效應(yīng)晶體管（VTFET）技術(shù)。該技術(shù)的核心是改變電流的流動(dòng)方式，即從平面轉(zhuǎn)為垂直，有可能在芯片上實(shí)現(xiàn)垂直構(gòu)造晶體管，大大減小了器件占用面積，提升集成度。

受到這些領(lǐng)先單位的啟發(fā)，西安電子科技大學(xué)的研究學(xué)者嘗試使用超薄二維異質(zhì)結(jié)構(gòu)構(gòu)建了VTFET半導(dǎo)體溝道，并與電阻閾值開(kāi)關(guān)進(jìn)行垂直整合，最終創(chuàng)造出了超陡垂直晶體管（TS-VTFET）。這項(xiàng)創(chuàng)新基于超薄二維半導(dǎo)體優(yōu)異的靜電調(diào)節(jié)能力，以及電阻閾值開(kāi)關(guān)對(duì)電壓變化的獨(dú)特控制能力，使得該設(shè)備呈現(xiàn)出很強(qiáng)的性能。其亞閾值擺幅可達(dá)1.52mV/dec，與常規(guī)MOSFET相比，可謂極其出色。而且該晶體管表現(xiàn)出驚人的性能，電流開(kāi)關(guān)比高達(dá)8個(gè)數(shù)量級(jí)，6倍于60mV/dec的電流區(qū)間，漏電流更是低于10fA，這樣的性能無(wú)疑為后摩爾時(shí)代的高性能低功耗晶體管技術(shù)帶來(lái)了新的曙光。