做為FPGA的集成開(kāi)發(fā)環(huán)境，不同的廠(chǎng)家其實(shí)大同小異。很多國(guó)產(chǎn)廠(chǎng)家，如安路，高云，會(huì)在軟件上貼近Xilinx和Intel，以節(jié)省客戶(hù)的軟件使用成本。而國(guó)產(chǎn)廠(chǎng)商的易靈思的集成開(kāi)發(fā)環(huán)境Efinity似乎并不像大廠(chǎng)，顯得差異更大一些。但經(jīng)過(guò)一段時(shí)間的使用，我個(gè)人認(rèn)為并不需要因?yàn)椴町惔笮┚瓦^(guò)于排斥,Efinity在使用上并不會(huì)麻煩。 接下來(lái)我們來(lái)聊一下Efinity的一些功能及個(gè)人使用感受。主要包括以下幾個(gè)方面：

（1）軟件安裝；
（2）軟件界面；
（3）控制面板；
（4）預(yù)設(shè)置；
（5）工程編譯器；
（6）interface 與Core架構(gòu)；
（7）在線(xiàn)調(diào)試；
（8）配置方式；

1、軟件安裝

這里以windows系統(tǒng)為例。Efinity的軟件安裝過(guò)程相對(duì)操作步驟多些，但是過(guò)程也很清晰。包括python的安裝、Efinity的安裝、驅(qū)動(dòng)的安裝和在線(xiàn)調(diào)試工具的安裝。而且Efinity軟件比較小，只有1G左右，另外Efinity也沒(méi)有把器件庫(kù)單獨(dú)分離，整個(gè)安裝時(shí)間相對(duì)短很多。再者Efinity也沒(méi)有l(wèi)icense的限制，也就沒(méi)有因?yàn)閘icense過(guò)期而需要等待重新申請(qǐng)的過(guò)程，這對(duì)于很多FPGA開(kāi)發(fā)應(yīng)該說(shuō)輕松不少。

2、軟件界面

打開(kāi)Efinity界面如圖1，大致的框架與其它廠(chǎng)商也沒(méi)有多大差別，有控制面板，代碼編輯器，控制臺(tái)，信息欄等，畢竟都是FPGA集成開(kāi)發(fā)環(huán)境，也不能差異大到哪兒去。 有些地方個(gè)人認(rèn)為需要調(diào)整，比如編譯時(shí)沒(méi)有進(jìn)度條，也沒(méi)有時(shí)間指示，不過(guò)左下方也有信息提示；另外項(xiàng)目路徑放在軟件最上方，各個(gè)窗口之間灰度空白縮小一點(diǎn)等小細(xì)節(jié)也可以稍做調(diào)整。但對(duì)于一個(gè)只開(kāi)發(fā)了三年左右的FPGA集成環(huán)境，已經(jīng)非常不錯(cuò)了。

圖1

3、控制面板

下面主要來(lái)聊下控制面板?？刂泼姘宸殖伤牟糠郑毫鞒炭刂婆_(tái)、工程面板、網(wǎng)表面板,輸出面板。
流程控制臺(tái)：深藍(lán)色的dashboard部分就是流程控制臺(tái)， 如圖2。主要控制程序的編譯流程，包括綜合、布局、布線(xiàn)和生成燒寫(xiě)文件。另外兩個(gè)是停止和單步流程運(yùn)行。這與所有廠(chǎng)家都大同小異。

圖2 工程面板（Project):客戶(hù)可以在工程向?qū)е刑砑釉次募?，IP和仿真文件等。另外也可以查看選擇的器件、工程路徑及頂層文件等信息，如圖3所示。

圖3 網(wǎng)表面板（netlist)：客戶(hù)可以在這里查看工程中生成的網(wǎng)表，包括hierarchy、Elaborated和Synthesized三種，如圖4所示。

圖4 輸出面板（Result）：這里主要是工程編譯生成的各種報(bào)告及資源使用詳情，時(shí)序裕量、時(shí)鐘MAX值等，如圖5所示。 輸出面板（Result）：這里主要是工程編譯生成的各種報(bào)告及資源使用詳情，時(shí)序裕量、時(shí)鐘MAX值等，如圖5所示。

圖5 總的來(lái)說(shuō)，控制面板中工程編譯信息都是很詳細(xì)的，而且輸出信息以文件的形式給出在保存和發(fā)送上也是很方便的。

4、預(yù)設(shè)置（preferences）

在預(yù)設(shè)功能中這里主要提兩個(gè)功能，其余大家可以在使用中體會(huì)。如圖6所示，一個(gè)是外部編譯器，另一個(gè)是Auto-load Place and Route Data。當(dāng)然其余功能也很重要。 一般來(lái)說(shuō)軟件自帶編輯器功能有限，所以集成環(huán)境一般都支持指定外部編譯器。Efinity同樣也支持外部編譯器件，并且操作上相對(duì)某些集成環(huán)境也更簡(jiǎn)單，只需要在Preferences下面指定外部編譯器件的執(zhí)行文件路徑即可 如果雙擊Project下的Design或者在Hierarchy下面的文件，文件會(huì)以自帶的編輯器件打開(kāi)。只有選擇文件右擊，并行選擇Open with user Editor時(shí)才會(huì)通過(guò)用戶(hù)設(shè)置的編譯器打開(kāi)，看似麻煩一些，卻可以同時(shí)使用兩種編譯器件。這一點(diǎn)在使用Quartusprame的自帶編輯器件insert功能時(shí)會(huì)有深刻體會(huì)到在某個(gè)時(shí)刻它的優(yōu)勢(shì)。 另外還有一個(gè)Auto-load Place and Route Data功能值的一提，該功能可能根據(jù)需要來(lái)選擇加載時(shí)是否可以加載布局布線(xiàn)的數(shù)據(jù)。如果不加載布局布線(xiàn)的數(shù)據(jù)可以節(jié)省打開(kāi)軟件的時(shí)間以及節(jié)省編譯時(shí)間，還可以手動(dòng)加載，也算比較靈活的一個(gè)功能。

圖6

5、工程編輯器（Project Editor）

軟件使用中的大部分功能都在Project Editor中，包括工作設(shè)置，工程文件的添加，器件的指定、綜合和布具布線(xiàn)的設(shè)置及優(yōu)化選項(xiàng)、位流文件的生成方式及在線(xiàn)調(diào)試文件的指定。相對(duì)來(lái)說(shuō)沒(méi)有大廠(chǎng)的功能豐富，但功能劃分比較清晰而都是在設(shè)計(jì)中用得到的。 下面來(lái)簡(jiǎn)單聊下部分功能。 工程設(shè)置（Project)：工程設(shè)置包括工程名、工程位置、器件家族及器件的型號(hào)和速度等級(jí)這些常用項(xiàng)。一目了然，毋需多言，如圖7所示。

圖7 設(shè)計(jì)文件添加：這里用于指定頂層文件，添加源文件及約束文件，如圖8所示。

圖8 除了可以單獨(dú)添加文件外，Efinity還可以添加整個(gè)文件夾的文件，如圖9所示。另外還支持把外部文件導(dǎo)入到工程目錄下，如果不導(dǎo)入工程，也可以指定相對(duì)路徑或者全路徑。這個(gè)功能比較靈活支持各種方式的文件添加，是比較方便的。

圖9 綜合（Synthesis）：綜合頁(yè)面有關(guān)于綜合的優(yōu)化選項(xiàng)，添加參數(shù)和宏定義等，常用的功能都是存在的，如圖10所示。

圖10 布局布線(xiàn)(Place and Route)：如圖11所示，布局布線(xiàn)功能相對(duì)簡(jiǎn)單，有6個(gè)優(yōu)化策略和種子選擇。另外也可以通過(guò)命令來(lái)掃描策略和控制種子運(yùn)行數(shù)量,操作也非常簡(jiǎn)單，另外結(jié)論會(huì)以文件的形式輸出，一目了然。

圖11 有關(guān)于位數(shù)據(jù)流和調(diào)試就不再展開(kāi)，留給大家自己去親自體驗(yàn)下。 我們可以來(lái)對(duì)比一個(gè)點(diǎn)，而別的廠(chǎng)家，比如xilinx和intel,頂層文件是在在Hierachy中指定，并把Hierachy擺放在一個(gè)主要的位置，顯得更一目了然。而Efinity的工程的頂層文件需要手動(dòng)輸入，如果沒(méi)有輸入會(huì)自動(dòng)檢測(cè)，但是并不一定準(zhǔn)確。上面的網(wǎng)表中也講到Efinity也有Hierachy的功能，但感覺(jué)已經(jīng)弱化了它的重要性。在應(yīng)用中只要稍加注意或者使用習(xí)慣之后，是不會(huì)存在任何問(wèn)題的。

6、Inteface 與Core分析的架構(gòu)

Eifinty與別的器件廠(chǎng)商集成環(huán)境的一個(gè)很大不同之處在于，Eifinty采用的把邏輯資源和硬核資源分開(kāi)的架構(gòu)，如圖12所示。代碼部分只針對(duì)邏輯資源，也就是我們這里提到的Core,而IO及其他硬核部分的配置在interface Designer工具中。下圖是interface與Core的關(guān)系，它們之間通過(guò)被稱(chēng)作Siganl Interface的連線(xiàn)資源實(shí)現(xiàn)互聯(lián)。 這里要提到的是因?yàn)榱?xí)慣問(wèn)題，使用者在最初一定會(huì)存在一些問(wèn)題，但是習(xí)慣之后它也是有不少優(yōu)勢(shì)存在的。比如說(shuō)，在前期的硬件設(shè)計(jì)中，只需要在Interface Designer中添加已添加的IO及其他需要的硬件接口，并通過(guò)一鍵檢測(cè)就可以很清楚的知道與外設(shè)的連接是否合理，不需要考慮內(nèi)部因?yàn)闆](méi)有完整的程序而可能被優(yōu)化的風(fēng)險(xiǎn)。 當(dāng)然，它也有不靈活之處。不如通過(guò)代碼復(fù)制來(lái)的簡(jiǎn)單快捷，雖然也可以通過(guò)文件設(shè)置再導(dǎo)入，但是文件的編輯上也會(huì)相對(duì)麻煩一些。

圖12 這里以GPIO為例，如圖13所示，可以設(shè)置例化名，指定IO類(lèi)型，設(shè)置電平標(biāo)準(zhǔn)，選擇是否支持寄存器，選擇是否支持DDR數(shù)據(jù)及信號(hào)驅(qū)動(dòng)強(qiáng)度等。這相對(duì)于在RTL文件直接用input或者output來(lái)定義信號(hào)來(lái)說(shuō)，更有利于理解GPIO的內(nèi)部結(jié)構(gòu)及其使用規(guī)則。整體來(lái)說(shuō)這種interface和core分析的架構(gòu)優(yōu)勢(shì)很明顯。

圖13

7、在線(xiàn)調(diào)試

Efinity的在線(xiàn)調(diào)試工具名為Debbuger,如圖14所示，目前只支持post-map網(wǎng)表 elaborated（綜合前）網(wǎng)表，如圖3所示，如intel的signalTap一樣，用戶(hù)可以通過(guò)簡(jiǎn)單的點(diǎn)擊信號(hào)來(lái)選擇，用戶(hù)可以通過(guò)選擇不同的時(shí)鐘域，把信號(hào)自動(dòng)分到不同的界面，操作相對(duì)簡(jiǎn)單。另外在勾選了Capture Control選項(xiàng)之后，也可以支持任意觸發(fā)位置和分段觸發(fā)。這都是Efinity相對(duì)具有的優(yōu)點(diǎn)。 但由于軟件開(kāi)發(fā)時(shí)間比較短，不足之處也是有的，Efinity的Debbuger工具占用資源相對(duì)多些，對(duì)時(shí)序也會(huì)有些影響。并且目前也不支持上電觸發(fā)和多級(jí)觸發(fā)等功能。但是相應(yīng)的功能和優(yōu)化也已經(jīng)在迭代開(kāi)發(fā)中，每個(gè)一新發(fā)布的版本都值得期待。

圖14

8、配置方式

目前Efinity支持的配置有AS模式,PS模式、jTAG模式和Jtag Bradge四種模式。這幾種模式也是最常用的，各個(gè)廠(chǎng)家差異幾近相似。大廠(chǎng)模式更多些，但這些模式在實(shí)際使用中——由其在中低端器件上——使用者寥寥無(wú)幾。 圖15是一個(gè)Programmer界面。Efinity的Programmer界面比較樸素，連進(jìn)度條也沒(méi)有，不過(guò)通過(guò)打印信息可以看到配置進(jìn)程。

另外Efinity仿真模型也都是能RTL代碼的形式存在，在通過(guò)第三方仿真時(shí)也不需要編譯庫(kù)等等。Efinity也有通過(guò)指令控制之類(lèi)一些軟件使用功能，這里不再一一列舉?？偨Y(jié)來(lái)說(shuō)，Efinity是一個(gè)具備FPGA開(kāi)發(fā)完整功能的集成開(kāi)發(fā)環(huán)境，雖然相對(duì)大的廠(chǎng)商Xilinx和Intel的集成開(kāi)發(fā)環(huán)境功能還有一段距離，但是只要存在的功能都顯示出了清晰明了的特征，相對(duì)都操作更簡(jiǎn)單直接。并且在每一個(gè)版本的迭代上功能都越來(lái)越豐富。我們也由衷期待易靈思在FPGA這個(gè)行業(yè)越做越好，為國(guó)產(chǎn)FPGA行業(yè)帶來(lái)更多創(chuàng)新和更長(zhǎng)足的發(fā)展。

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