簡介

本文可讓開發(fā)者們看懂 AMD Vivado Design Tool 2023.2 中的“AMD Versal Adaptive SoCCPM PCIE PIO EP 設(shè)計”CED 示例。?

“AMD VersalAdaptive SoCCPM PCIE PIO EP 設(shè)計”支持您使用可以正常工作的既定設(shè)計來初始化您的系統(tǒng)開發(fā)板，以驗證此開發(fā)板的連接與功能。

PCI Express 系統(tǒng)主機 CPU 通常使用編程輸入/輸出 (PIO) 傳輸事務(wù)來訪問 PCI Express 邏輯中的存儲映射輸入/輸出 (MMIO) 位置和配置映射輸入/輸出 (CMIO) 位置。

Endpoints for PCI Express 可接受“Memory and I/O Write”傳輸事務(wù)，并以“Completion with Data”傳輸事務(wù)來響應(yīng)“Memory and I/O Read”傳輸事務(wù)。

功能特性

AMD VersalAdaptive SoCPIO 設(shè)計的 CED 示例按“DWORD Aligned Mode”來配置。以下提供了您可利用設(shè)計示例來實踐的部分功能特性：

此設(shè)計在 AMD Versal Adaptive SoC器件塊 RAM 內(nèi)實現(xiàn)一個目標(biāo)空間。

此目標(biāo)空間可通過存儲器寫 32 TLP 和存儲器讀 32 TLP 來訪問。

對于來自核的有效的存儲器讀 32 TLP 請求，PIO 會生成完成包（大小即有效載荷的大?。┮宰鳛轫憫?yīng)。

PIO 設(shè)計會通過將有效載荷更新到 AMDVersal Adaptive SoC器件中的塊 RAM 空間的目標(biāo)地址內(nèi)來處理 1DW/2DW 存儲器寫或 I/O 寫 TLP。

雖然此鏈接指向 PL PCIE IP 核設(shè)計示例，但 AMD Versal Adaptive SoCPIO 設(shè)計的 CED 示例同樣基于此設(shè)計示例，因此該鏈接中提供的詳細(xì)信息同樣適用于 CPM PIO 設(shè)計。

設(shè)計生成

在 AMD Vivado Design Tool 中，轉(zhuǎn)至“File -> Project -> Open Example”。

這樣即可看到如下可用示例列表。選中“AMD Versal Adaptive SoCCPM PCIE PIO EP Design”，然后單擊“Next”。

所提供的設(shè)計示例支持 VCK190 評估板和 VCK120 評估板。對于其他開發(fā)板，為其中任一開發(fā)板生成的設(shè)計示例均可作為參考用于為所需開發(fā)板進行設(shè)計轉(zhuǎn)換。

根據(jù)所選開發(fā)板，將自動選擇“Preset”，針對 VCK190 將選中 CPM4，針對 VPK120 則選中 CPM5。

復(fù)查工程匯總信息，確認(rèn)所選部件和產(chǎn)品系列正確。

CPM 配置

生成的默認(rèn) AMD Versal Adaptive SoCCPM PCIE PIO EP 設(shè)計配置如下：

Gen4x8。

DWORD 對齊。

啟用 AXI Stream 512 位 RC 4TLP 跨接。

禁用 AXI Stream CQ/CC 跨幀。

啟用通道翻轉(zhuǎn)。

使用 PCIE 控制器 0。

針對所選開發(fā)板和控制器將復(fù)位配置到 PMC_MIO 38。

PS PMC 配置

設(shè)計示例模塊框圖

以下是生成的 CIPS 的最終模塊框圖。I/O 和復(fù)位約束均由設(shè)計示例基于所選開發(fā)板來進行分配。

以下板級原理圖設(shè)計顯示了由 CPM 與 PIO 應(yīng)用在后端組成的整體設(shè)計示例。

設(shè)計示例源文件

pcie_app_versal_i是設(shè)計示例模塊，負(fù)責(zé)處理傳入的“Memory Read”和“Memory Write”，并以“Completion”包來響應(yīng)。

下表顯示了 PIO 示例設(shè)計的文件結(jié)構(gòu)。

審核編輯：劉清