來源：半導(dǎo)體行業(yè)觀察

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CEA-Leti 科學(xué)家在 ECTC 2024 上報告了三個相關(guān)項目的一系列成功，這些成功是實現(xiàn)新一代 CMOS 圖像傳感器 (CIS) 的關(guān)鍵步驟，它可以利用所有圖像數(shù)據(jù)來感知場景、了解情況并進行干預(yù)——這些功能需要在傳感器中嵌入 AI。由于智能傳感器

在智能手機、數(shù)碼相機、汽車和醫(yī)療設(shè)備中的高性能成像功能，對智能傳感器的需求正在迅速增長。這種對通過嵌入式 AI 增強的改進圖像質(zhì)量和功能的需求給制造商提出了在不增加設(shè)備尺寸的情況下提高傳感器性能的挑戰(zhàn)。

“堆疊多個芯片以創(chuàng)建 3D 架構(gòu)，例如三層成像器，已導(dǎo)致傳感器設(shè)計的范式轉(zhuǎn)變，”論文“Backside Thinning Process Development for High-Density TSV in a 3-Layer Integration”的主要作者 Renan Bouis 表示?！安煌瑢又g的

通信需要先進的互連技術(shù)，而混合鍵合由于其微米甚至亞微米范圍內(nèi)的極細間距而滿足了這一要求，”他說道。“高密度硅通孔 (HD TSV) 具有相似的密度，可通過中間層傳輸信號。這兩種技術(shù)都有助于減少線長，這是提高 3D 堆疊架構(gòu)性能的關(guān)鍵因素?！?/p>

“無與倫比的精度和緊湊性”

這三個項目應(yīng)用了該研究所之前使用這些技術(shù)塊堆疊三個 300 毫米硅晶圓的研究成果?！斑@些論文介紹了制造 3D 多層智能成像器所必需的關(guān)鍵技術(shù)要素，這些技術(shù)能夠滿足需要嵌入式 AI 的新應(yīng)用。”CEA-Leti 項目經(jīng)理兼 IRT Nanoelec 智能成像器項目主管 Eric Ollier 說道。CEA-Leti 研究所是 IRT Nanoelec 的主要合作伙伴。

“將混合鍵合與 CMOS 圖像傳感器中的 HD TSV 相結(jié)合，可以促進各種組件（如圖像傳感器陣列、信號處理電路和存儲元件）的集成，并具有無與倫比的精度和緊湊性，”論文“用于高級 CMOS 圖像傳感器應(yīng)用的具有高密度 TSV 的 3 層細間距 Cu-Cu 混合鍵合演示器”的主要作者 Stéphane Nicolas 說道，該論文被選為會議的重點論文之一。

該項目開發(fā)了一種三層測試載體，具有兩個嵌入式 Cu-Cu 混合鍵合接口，即面對面 (F2F) 和面對面 (F2B)，以及一個包含高密度 TSV 的晶圓。

Ollier 表示，測試載體是一個重要的里程碑，因為它既展示了每一項技術(shù)磚的可行性，也展示了集成工藝流程的可行性。“該項目為展示功能齊全的三層智能 CMOS 圖像傳感器奠定了基礎(chǔ)，其邊緣 AI 能夠解決高性能語義分割和物體檢測應(yīng)用問題，”他說。

在 ECTC 2023 上，CEA-Leti 科學(xué)家報告了一種雙層測試載體，結(jié)合了 10 微米高、1 微米直徑的 HD TSV 和高度控制的混合鍵合技術(shù)，兩者均采用 F2B 配置組裝。最近的研究將 HD TSV 縮短至 6 微米高，從而開發(fā)出一種雙層測試載體，該載體具有低色散電氣性能，并能簡化制造過程。

“電阻降低 40%”

“由于采用了優(yōu)化的減薄工藝，我們的 1×6 微米銅 HD TSV 比我們的 1×10 微米 HD TSV 具有更好的電阻和隔離性能，這使我們能夠以良好的均勻性降低基板厚度，”論文《Backside Thinning Process Development for High-Density TSV in a 3-Layer Integration》的主要作者 Stéphan Borel 表示。

“這種降低的高度使電阻降低了 40%，與長度的減少成正比。同時降低縱橫比增加了隔離襯墊的臺階覆蓋率，從而提高了耐壓性，”他補充道。

“憑借這些成果，CEA-Leti 現(xiàn)在被明確認定為這一新領(lǐng)域的全球領(lǐng)導(dǎo)者，致力于準備下一代智能成像儀，”O(jiān)llier 解釋說?！斑@些新的 3D 多層智能成像儀在傳感器本身中實現(xiàn)了邊緣 AI，這確實將是成像領(lǐng)域的突破，因為邊緣 AI 將提高成像儀的性能并實現(xiàn)許多新的應(yīng)用?！?/p>

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審核編輯 黃宇