在FPGA中，動態(tài)相位調(diào)整(DPA)主要是實(shí)現(xiàn)LVDS接口接收時對時鐘和數(shù)據(jù)通道的相位補(bǔ)償，以達(dá)到正確接收的目的。ALTERA的高端FPGA，如STRATIX(r) 系列中自帶有DPA電路，但低端的FPGA，如CYCLONE(r)系列中是沒有的。下面介紹如何在低端FPGA中實(shí)現(xiàn)這個DPA的功能。

實(shí)現(xiàn)架構(gòu)

在LVDS輸入接收時，時鐘和數(shù)據(jù)的相位可能是不確定的，因此我們需要將時鐘的相位作出調(diào)整，使得時鐘能穩(wěn)定的采集到輸入數(shù)據(jù)。工作的核心就是用鎖相環(huán)PLL的相位調(diào)整功能，產(chǎn)生若干個時鐘的不同相位，看哪些相位能準(zhǔn)確的采集到輸入數(shù)據(jù)，然后取窗口中間的一個時鐘相位，作為正常工作時的采樣時鐘。比如通過PLL產(chǎn)生0，45，90，135，……，315度8個相移的時鐘，如果0，45，90度相移的時鐘能正確采樣到輸入，那么最后選取中間相位，即45度的時鐘作為采樣時鐘。這樣接口上具有最大的時序裕量，從而保證鏈路的可靠性。下圖為這個設(shè)計(jì)的基本結(jié)構(gòu)，通過PLL調(diào)整相位的接口，產(chǎn)生了時鐘的不同相位來采集數(shù)據(jù)，最后選擇一個最合適的相位。

CYCLONE系列的PLL的相位調(diào)整接口時序如下圖所示：

當(dāng)用戶邏輯控制phasestep, phasecounterselect與phaseupdown信號時，PLL的輸出時鐘C0就改變一次相位。在QII生成PLL時，用戶必須選上create optional inputs for dynamic phase reconfigure，否則缺省是不會有這些管腳的，如下圖所示。另外必須在output clock tab中寫入phase shift step resolution的值，這樣才能確定每次相位調(diào)整的步長。