概述
AD9554 是一款低環(huán)路帶寬時鐘轉(zhuǎn)換器，可針對包括同步光纖網(wǎng)絡(luò)(SONET/SDH)的許多系統(tǒng)提供抖動清除和同步功能。 AD9554產(chǎn)生的輸出時鐘可以與多達四路外部輸入?yún)⒖紩r鐘同步。 數(shù)字PLL(DPLL)可以降低與外部參考時鐘相關(guān)的輸入時間抖動或相位噪聲。 借助數(shù)字控制環(huán)路和保持電路，即使所有參考輸入都失效，AD9554也能持續(xù)產(chǎn)生低抖動輸出時鐘。

AD9554的工作溫度范圍為?40°C至+85°C工業(yè)溫度范圍。如果需要該器件的單或雙DPLL版本，請分別參考AD9557或AD9559。
數(shù)據(jù)表：*附件：AD9554四路PLL、四通道輸入、八通道輸出多服務(wù)線路卡自適應(yīng)時鐘轉(zhuǎn)換器技術(shù)手冊.pdf

應(yīng)用

• 網(wǎng)絡(luò)同步，包括同步以太網(wǎng)和同步數(shù)字體系(SDH)至光纖傳輸網(wǎng)絡(luò)(OTN)映射/解映射
• 清除基準時鐘抖動
• 最高達到OC-192的SONET/SDH時鐘，包括FEC
• Stratum 3保持、抖動清除及相位瞬態(tài)控制
• 有線基礎(chǔ)設(shè)施
• 數(shù)據(jù)通信

特性

• 在保持模式下穩(wěn)定性支持GR-1244 Stratum 3
• 支持平穩(wěn)的參考切換，幾乎不會干擾輸出相位
• 支持Telcordia GR-253抖動產(chǎn)生、轉(zhuǎn)換和容差，適用于SONET/SDH至OC-192系統(tǒng)
• 支持ITU-T G.8262同步以太網(wǎng)從時鐘
• 支持ITU-T G.823、ITU-T G.824、ITU-T G.825和ITU-T G.8261
• 自動/手動保持和參考切換
• 自適應(yīng)時鐘可動態(tài)調(diào)整反饋分頻器，用于OTN映射/解映射應(yīng)用
• 四通道數(shù)字鎖相環(huán)(DPLL)架構(gòu)，帶四個基準輸入電壓（單端或差分）
• 4x4交叉點允許任意基準輸入驅(qū)動任意PLL
• 輸入?yún)⒖碱l率范圍：2 kHz至1000 MHz
  參考驗證和頻率監(jiān)控：2 ppm
• 可編程設(shè)置輸入?yún)⒖嫉那袚Q優(yōu)先級
  20位可編程輸入?yún)⒖挤诸l器
• 8路差分時鐘輸出，每個差分對均可配置為HCSL、LVDS兼容或LVPECL兼容
• 輸出頻率范圍：430 kHz至941 MHz
• 數(shù)字PLL集成可編程18位整數(shù)和24位小數(shù)反饋分頻器
• 可編程環(huán)路帶寬：0.1 Hz至4 kHz
• 可選片外EEPROM存儲上電Profile
• 72引腳(10 mm x 10 mm) LFCSP封裝

框圖

引腳配置描述

操作理論

AD9554 提供的時鐘輸出在相位和頻率上與所選（活動）參考直接相關(guān)，但其抖動特性由系統(tǒng)時鐘、數(shù)字控制振蕩器（DCO）和模擬輸出鎖相環(huán)（APLL）決定。AD9554 可被視為 AD9557 的四個副本封裝在一起，具有 4:4 交叉點控制的參考輸入。

AD9554 支持多達 4 個參考輸入，輸入頻率范圍從 2 Hz 到 1000 MHz。該器件的核心是四個數(shù)字鎖相環(huán)（DPLL） 。每個 DPLL 都有一個可編程數(shù)字積分器環(huán)路濾波器，可大幅減少從活動參考轉(zhuǎn)移到輸出的抖動，并且這四個 DPLL 完全相互獨立運行。AD9554 支持手動和自動備用功能。在備用模式下，只要系統(tǒng)時鐘存在，AD9554 就會持續(xù)提供輸出，輸出頻率為輸出頻率在過渡到備用條件之前的時間平均值。該器件還具備手動和自動參考切換功能，當活動參考降級或完全失效時可進行切換。AD9554 具有自適應(yīng)時鐘功能，允許用戶在 DPLL 鎖定時動態(tài)更改 DPLL 分頻比。

AD9554 包含一個系統(tǒng)時鐘乘法器、四個 DPLL 和四個 APLL。輸入信號首先進入 DPLL，DPLL 執(zhí)行抖動清除操作，并將大部分頻率傳遞給 APLL。每個 DPLL 都配備一個 30 位至 31 位的 DCO，可在 283 MHz 至 345 MHz 的范圍內(nèi)生成信號。DCO 的輸出進入 APLL，APLL 將信號倍頻至 2.4 GHz 至 5.6 GHz，然后將該信號發(fā)送到時鐘分配部分，該部分由一個 P 分頻器與 10 位通道分頻器（1 分頻至 1024 分頻）級聯(lián)組成。

XOA 和 XOB 輸入為系統(tǒng)時鐘提供參考。這些引腳可接受 10 MHz 至 268 MHz 范圍內(nèi)的參考時鐘，或直接連接在 XOA 和 XOB 輸入兩端的 10 MHz 至 50 MHz 晶體。系統(tǒng)時鐘為頻率監(jiān)視器、DPLL 和內(nèi)部切換邏輯提供時鐘。

AD9554 的每個 APLL 都有兩個差分輸出驅(qū)動器。每個右側(cè)輸出驅(qū)動器都有一個專用的 10 位可編程后置分頻器。每個差分驅(qū)動器的工作頻率高達 1.25 GHz，采用 HCSL 驅(qū)動器，內(nèi)部有 58 Ω 終端電阻，具有三種驅(qū)動強度：

• 14 mA 模式用于 HCSL 和交流耦合 LVDS。用作 LVDS 兼容驅(qū)動器時，必須進行交流耦合，并在差分對兩端跨接一個 100 Ω 電阻。
• 28 mA 模式產(chǎn)生電壓擺幅，與 LVPECL 兼容。如果需要 LVPECL 信號電平，設(shè)計者必須交流耦合 AD9554 輸出。
• 21 mA 模式介于上述兩種設(shè)置之間。

AD9554 還包括去阻尼控制功能，該功能允許用戶通過周期性地將實際電平與期望的初始電平寫入先入先出存儲器（FIFO），來動態(tài)調(diào)整 AD9554 的各個輸出頻率，以匹配用戶系統(tǒng)中的實際電平。