下面我們來簡單地聊一聊定點小數(shù)的常規(guī)格式、相對于浮點小數(shù)的優(yōu)勢與劣勢，以及如何使用Lattice ECP3/ECP5的sysDSP乘法器來實現(xiàn)基本的定點小數(shù)運算（加法和乘法）。并會在后續(xù)的文章中介紹定點小數(shù)的除法、平方根、平方根倒數(shù)和CORDIC算法的基本理論和HDL的實現(xiàn)等。

1.定點小數(shù)的常規(guī)格式

常規(guī)的定點小數(shù)格式如下圖：

其中，有符號定點小數(shù)的值可以表示為：

無符號定點小數(shù)的值可以表示為：

定點數(shù)的位寬w和小數(shù)部分的位寬wf可以看做是定點數(shù)的兩個要素。其中，w決定了定點數(shù)的動態(tài)范圍，wf決定了定點數(shù)的精度。需要注意的是，在進行定點數(shù)運算的時候，需要注意數(shù)值溢出的問題（包括向上溢出和向下溢出）。所謂向上溢出是指運算結(jié)果超出了定點數(shù)整數(shù)部分所能表示的范圍，向下溢出表示運算結(jié)果超出了定點數(shù)小數(shù)部分所能表示的范圍。顯然，一旦溢出將會造成計算精度的丟失，甚至是計算結(jié)果的錯誤。因此，合理地選擇w和wf至關(guān)重要，w和wf的值過大會浪費資源，過小又會造成精度丟失。

2.定點數(shù)與浮點數(shù)的比較

與浮點數(shù)相比，定點數(shù)具有如下的一些優(yōu)勢：

（1）更少的資源

通常在FPGA中進行浮點運算時，會消耗更多的LUT、寄存器和乘法器。定點數(shù)由于不需要存儲小數(shù)點的位置，所以定點數(shù)的運算消耗的資源基本上和同樣位寬的整數(shù)運算相當，遠遠低于浮點運算的開銷。

（2）更高的性能

浮點運算在消耗更多資源的同時，也會給MAP和PAR帶來壓力，從而導(dǎo)致整個設(shè)計的Fmax降低。在同樣規(guī)模的運算量下，采用定點數(shù)的設(shè)計則可以獲得更高的Fmax。

與此同時，相對于浮點數(shù)，定點數(shù)也有很多的缺陷和不足：

（1）能夠表示數(shù)值的動態(tài)范圍較小

（2）數(shù)值溢出的問題

浮點數(shù)由于采用了統(tǒng)一的格式（IEEE-754），且動態(tài)范圍很大，因此基本不存在數(shù)值溢出的問題。但是定點數(shù)則需要程序設(shè)計中合理地選取w和wf的值，并且沒有統(tǒng)一的格式規(guī)范也為復(fù)雜程序的協(xié)同設(shè)計帶來麻煩。

從應(yīng)用的需求來看，很多場合下，采用定點數(shù)即可滿足系統(tǒng)的性能需求，但是也有一些場合對精度的要求很高，如雷達成像，醫(yī)學(xué)成像，高精度數(shù)據(jù)采集與分析等則需要采用浮點數(shù)進行運算。

3.ECP3/ECP5 中的sysDSP乘法器

Lattice的ECP3/ECP5系列FPGA內(nèi)部集成了多個sysDSP架構(gòu)的乘法器模塊，基于sysDSP，用戶可以便捷地設(shè)計出低功耗高性能的數(shù)字信號處理應(yīng)用。相比于用LUT實現(xiàn)的乘法器，基于sysDSP的乘法器具有顯著的性能優(yōu)勢。此外，Lattice還提供了多種基于sysDSP的IP，如FFT、FIR和CIC等。

ECP5中sysDSP的Slice結(jié)構(gòu)圖如下圖所示：

4.定點小數(shù)的加法與乘法

定點小數(shù)的加法與乘法運算基本上和普通整數(shù)的加法與乘法一致，但是需要注意運算結(jié)果的w和wf的與原值的w和wf之間的對應(yīng)關(guān)系。

下面來舉一個簡單的例子：兩個32位的有符號定點小數(shù)相乘，其中w=32，wf=23。即

此時，

我們可以直接使用Clarity來生成整除乘法器的Module，如下圖所示。其中符號位可以提取出來進行異或操作，剩余的31位進行乘法運算。

如果需將運算結(jié)果也轉(zhuǎn)換為和輸入相同的格式，則可以進行如下的操作：

上面的例子，是將有符號數(shù)轉(zhuǎn)換為無符號數(shù)，再進行運算的（即采用原碼直接運算的）。實際上，我們還可以直接將MULT的Module中的Data Type配置為Signed，此時操作數(shù)將以補碼的形式進行運算。