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本期，我們將介紹隔離單端初級電感轉換器 (SEPIC)的詳細知識

如果有人問您應使用哪種拓撲來實現(xiàn)隔離式低功耗輸出，那么您可能首先會想到反激式拓撲。雖然反激式拓撲是一種出色的拓撲結構，具有低成本、低元件數(shù)量和易于增加更多輸出等優(yōu)點，但它仍有幾項缺陷。與反激式變壓器漏電感相關的場效應晶體管 (FET) 和整流器振鈴會產(chǎn)生電磁干擾 (EMI)、增加元件應力并降低效率。此外，當存在多個輸出時，難以獲得良好調節(jié)的電壓，尤其是在負載變化較大的情況下。下面了解一下另一種方法，即隔離單端初級電感轉換器 (SEPIC)如何減輕反激式拓撲的一些問題。

SEPIC是非隔離式拓撲。不過與反激式拓撲一樣，您可以輕松添加額外變壓器繞組來產(chǎn)生隔離式輸出。圖 1 簡化原理圖顯示了一個標準 SEPIC 轉換器，該轉換器在左側生成一個非隔離式輸出，在右側額外生成兩個隔離式輸出。第一個隔離式繞組提供標稱 6V 輸出，作為 5V 線性穩(wěn)壓器的輸入。第二個隔離式繞組堆疊在第一個繞組之上，產(chǎn)生非穩(wěn)壓 12V 輸出。

您需要在 VOUT1 的變壓器繞組和隔離式繞組（VOUT2、VOUT3）之間實現(xiàn)緊密耦合，因為這些繞組中的能量同時傳輸?shù)饺咳齻€輸出。這些繞組之間的漏電感只會降低它們的電壓調節(jié)性能。不過，SEPIC 的初級繞組和 VOUT1 繞組之間不需要緊密耦合。之所以能夠實現(xiàn)超小 FET 振鈴，是因為當升壓 FET 關斷時，電容器 CAC 為泄漏能量進入 VOUT1 提供了一條低阻抗路徑。由于 SEPIC 的初級繞組電壓波形的振鈴比反激式拓撲小得多，因此改善了輸出電壓調節(jié)性能，特別是在經(jīng)常發(fā)生尖峰峰值檢測的極端交叉負載條件下。

圖 1：具有額外繞組的 SEPIC 轉換器提供隔離式輸出

在所有 SEPIC 中，初級繞組與 VOUT1 繞組之間的匝數(shù)比必須為 1:1。但所有其他輸出都不受此匝數(shù)比的限制，您可以對其進行調整以提供任何所需的輸出電壓，可以使用方程式 1 輕松計算出輸出電壓：

方程式 1

圖 2 顯示了 SEPIC 和反激式轉換器之間的FET 電壓振鈴差異。只需移除 CAC 即可從 SEPIC 電路獲得反激式 FET 電壓波形，從而將其轉換為反激式電路。消除 FET 上的振鈴可顯著降低傳導到隔離式輸出的非耦合能量，從而改善調節(jié)性能。

圖 2：SEPIC FET 上的電壓振鈴比反激式低，因此可降低應力并改善輸出電壓調節(jié)性能

圖 3 顯示了用于獲取圖 4 中調節(jié)數(shù)據(jù)的測試電路原理圖，而圖 5 顯示了實際硬件的照片。此設計使用初級側反饋在 VOUT1 上實現(xiàn)穩(wěn)定電壓。隔離式輸出依賴于變壓器緊密耦合和小型預負載的組合來獲得合理的電壓調節(jié)。由于線性穩(wěn)壓器保持隔離式 5V 輸出恒定，因此其最小和最大輸入是首要問題。如果線性穩(wěn)壓器的輸入過低，則輸出電壓會下降。相反，如果線性穩(wěn)壓器的輸入過高，則將消耗過多功率。

隔離式輸出的調節(jié)數(shù)據(jù)顯示，在極端交叉負載條件下，會出現(xiàn)最壞情況下的最小和最大電壓。當隔離式繞組為最大負載且 VOUT1 處于空載狀態(tài)時，隔離式繞組上的電壓最小。當隔離式繞組處于空載狀態(tài)且 VOUT1 為最大負載時，隔離式繞組上的電壓最大。根據(jù)測試數(shù)據(jù)，我測得調節(jié)變化小于±4%。盡管這些結果并不代表所有設計，但這表明，類似設計可以合理實現(xiàn)±5%的電壓調節(jié)，而反激式更可能至少高出幾個百分點。

通過實施同步整流器，可以大大改善反激式的交叉調節(jié)。但是，這需要使用成本更高的 FET 和額外的驅動電路。您可以將相同技術應用于隔離式 SEPIC 轉換器，但用于非隔離式輸出的整流器也需要保持同步。

圖 3：具有雙路隔離式輸出的實際 SEPIC 設計

圖 4：測得的電壓調節(jié)數(shù)據(jù)

圖 5：原型電路硬件

隔離式 SEPIC 轉換器可能不是用于增加隔離式輸出電壓的首選，但與反激式轉換器相比，它對于漏電感相關振鈴的抗干擾度更高，因此可以改善輸出電壓調節(jié)性能。這樣可能無需額外進行后置調節(jié)，從而節(jié)省成本。