概述
AD6643是一款11位、200 MSPS/250 MSPS、雙通道中頻(IF)接收機(jī)，專門針對要求高動(dòng)態(tài)范圍性能、低功耗和小尺寸的電信應(yīng)用中支持多通道系統(tǒng)而設(shè)計(jì)。

該器件包括兩個(gè)高性能模數(shù)轉(zhuǎn)換器(ADC)和噪聲整形再量化器(NSR)數(shù)字模塊。每個(gè)ADC由多級、差分流水線架構(gòu)組成，并集成了輸出糾錯(cuò)邏輯，每個(gè)ADC差分流水線的第一級包含一個(gè)寬帶寬開關(guān)電容采樣網(wǎng)絡(luò)。集成基準(zhǔn)電壓源可簡化設(shè)計(jì)考量。占空比穩(wěn)定器(DCS)補(bǔ)償ADC時(shí)鐘占空比的波動(dòng)，使轉(zhuǎn)換器保持出色的性能。
數(shù)據(jù)表：*附件：AD6643雙通道中頻接收機(jī)技術(shù)手冊.pdf

各ADC的輸出內(nèi)部連接到NSR模塊。集成NSR電路能夠提高奈奎斯特帶寬內(nèi)較小頻段的信噪比(SNR)性能。該器件支持兩種不同的輸出模式，通過SPI可以選擇輸出模式。如果使能NSR特性，則在處理ADC的輸出時(shí)，AD6643可以在有限的部分奈奎斯特帶寬內(nèi)實(shí)現(xiàn)更高的SNR性能，同時(shí)保持11位輸出分辨率。

可以對NSR模塊進(jìn)行編程，以提供采樣時(shí)鐘22%或33%的帶寬。例如，當(dāng)采樣時(shí)鐘速率為185 MSPS時(shí)，在22%模式下，AD6643可以在40 MHz帶寬內(nèi)實(shí)現(xiàn)最高75.5 dBFS的SNR；在33%模式下，它可以在60 MHz帶寬內(nèi)實(shí)現(xiàn)最高73.7 dBFS的SNR。

禁用NSR模塊時(shí)，ADC數(shù)據(jù)直接以11位的分辨率提供給輸出端。這種工作模式下，AD6643能夠在整個(gè)奈奎斯特帶寬內(nèi)實(shí)現(xiàn)最高66.5 dBFS的SNR。因此，AD6643可以用于電信應(yīng)用，例如要求更寬帶寬的數(shù)字預(yù)失真觀測路徑。

經(jīng)過數(shù)字信號處理后，多路復(fù)用輸出數(shù)據(jù)路由至一個(gè)11位輸出端口，最大數(shù)據(jù)速率為400 Mbps (DDR)。這些輸出設(shè)置為LVDS，支持ANSI-644電平。

AD6643接收器能夠?qū)軐挼闹蓄l頻譜進(jìn)行數(shù)字化處理。各接收機(jī)設(shè)計(jì)用于同步接收不同的天線。該IF采樣架構(gòu)與傳統(tǒng)的模擬技術(shù)或較低集成度的數(shù)字方法相比，能大幅度降低元件的成本和復(fù)雜度。

靈活的掉電選項(xiàng)可以明顯降低功耗。器件設(shè)置與控制的編程利用三線式SPI兼容型串行接口來完成；該接口提供多種工作模式，支持電路板級系統(tǒng)測試。

AD6643采用64引腳無鉛9 mm × 9 mm引腳架構(gòu)芯片級封裝(LFCSP_VQ)，符合RoHS標(biāo)準(zhǔn)，額定溫度范圍為?40°C至+85°C工業(yè)溫度范圍。該產(chǎn)品受美國專利保護(hù)。

產(chǎn)品聚焦

1. 兩款A(yù)DC均采用節(jié)省空間的9 mm × 9 mm × 0.85 mm、64引腳LFCSP小型封裝。
2. 引腳可選的噪聲整形再量化器(NSR)功能，能夠在185 MSPS下帶寬降低至最大60 MHz時(shí)提高信噪比。
3. LVDS數(shù)字輸出接口針對低成本FPGA系列而配置。
4. 采用1.8 V單電源供電。
5. 標(biāo)準(zhǔn)串行端口接口(SPI)支持各種產(chǎn)品特性和功能，例如：數(shù)據(jù)格式化（偏移二進(jìn)制或二進(jìn)制補(bǔ)碼）、NSR、掉電、測試模式以及基準(zhǔn)電壓模式。
6. 片內(nèi)1到8整數(shù)輸入時(shí)鐘分頻器和多芯片同步功能支持廣泛的時(shí)鐘方案和多通道子系統(tǒng)。

應(yīng)用

• 通信
• 分集無線電和智能天線(MIMO)系統(tǒng)
• 多模式數(shù)字接收器(3G)
  • WCDMA, LTE, CDMA2000
  • WiMAX, TD-SCDMA
• I/Q解調(diào)系統(tǒng)
• 通用軟件無線電

特性

• 每個(gè)通道11位、250 MSPS輸出數(shù)據(jù)速率
• NSR使能時(shí)的性能
  • NR：74.5 dBFS（55 MHz頻段、最高90 MHz、250 MSPS）
  • SNR：72.0 dBFS（82 MHz頻段、最高90 MHz、250 MSPS）
• NSR禁用時(shí)的性能
  • SNR：66.2 dBFS（最高90 MHz、250 MSPS）
  • SFDR：85 dBc（最高185 MHz、250 MSPS）
• 總功耗：706 mW (200 MSPS)
• 1.8 V電源電壓
• LVDS（ANSI-644電平）輸出
• 1至8整數(shù)輸入時(shí)鐘分頻器（最大輸入頻率625 MHz）
• ADC內(nèi)部基準(zhǔn)電壓源
• 靈活的模擬輸入范圍
  • 1.4 V p-p至2.0 V p-p（標(biāo)稱值1.75 V p-p）
• 差分模擬輸入、400 MHz帶寬
• 95 dB通道隔離/串?dāng)_
• 串行端口控制
• 節(jié)能的關(guān)斷模式

框圖

ADC DC規(guī)格

時(shí)序圖

引腳配置描述

典型性能特征

典型性能特征

工作原理

AD6643有兩個(gè)模擬輸入通道和兩個(gè)數(shù)字輸出通道。中間頻率（IF）信號在呈現(xiàn)于輸出端口之前，會(huì)經(jīng)過多個(gè)處理階段。

ADC架構(gòu)

AD6643架構(gòu)由雙前端采樣保持電路組成，其后連接流水線開關(guān)電容ADC。每個(gè)階段的量化輸出先進(jìn)行合并，再得到最終的11位數(shù)字校正邏輯結(jié)果?；蛘撸@11位結(jié)果在送入數(shù)字校正邏輯之前，可先通過NSR模塊進(jìn)行處理。

流水線架構(gòu)使第一級能夠基于新的輸入樣本運(yùn)行，并讓其余各級對前一個(gè)樣本進(jìn)行處理，在時(shí)鐘上升沿進(jìn)行采樣。

流水線的每一級（最后一級除外）均由一個(gè)低分辨率閃存ADC、一個(gè)數(shù)模轉(zhuǎn)換器（DAC）以及一個(gè)積分誤差放大器（MDAC）組成。MDAC對DAC輸出與下一級流水線中閃存輸入的差值進(jìn)行放大。每一級中都有一位冗余，用于校正閃存誤差。最后一級僅由一個(gè)閃存ADC組成。

每個(gè)通道的輸入級包含一個(gè)差分采樣電路，可實(shí)現(xiàn)交流耦合或單端模式。輸出數(shù)據(jù)鎖存模塊會(huì)阻塞數(shù)據(jù)、校正誤差，并將數(shù)據(jù)輸出到外部緩沖器。輸出緩沖器由獨(dú)立電源供電，在掉電期間，輸出緩沖器進(jìn)入高阻態(tài)。

AD6643雙接收器可同時(shí)對兩個(gè)通道進(jìn)行數(shù)字化處理，用于支持通信系統(tǒng)中多樣性接收和數(shù)字預(yù)失真（DPD）觀測路徑。

雙中頻接收器設(shè)計(jì)可用于處理同一載波上的不同接收信號，也可使用不同的天線處理不同的載波信號。ADC也可使用不同的天線，在直流至300 MHz的頻率范圍內(nèi)對輸入進(jìn)行帶通濾波，以最小的性能損失對400 MHz的模擬輸入進(jìn)行濾波。不過，這樣做會(huì)增加ADC的噪聲和失真。

它具備同步功能，可實(shí)現(xiàn)多個(gè)通道或多個(gè)器件之間的定時(shí)同步。通過一個(gè)三線制、SPI兼容的串行接口對AD6643進(jìn)行編程和控制。

模擬輸入注意事項(xiàng)

AD6643的模擬輸入采用差分開關(guān)電容電路，針對差分輸入信號處理進(jìn)行了優(yōu)化。

時(shí)鐘信號交替切換輸入電路，使其在采樣模式和保持模式間轉(zhuǎn)換（見圖41）。處于采樣模式時(shí)，信號源必須能夠在半個(gè)時(shí)鐘周期內(nèi)完成對采樣電容的充電以及設(shè)置。

每個(gè)輸入端串聯(lián)一個(gè)小電阻，有助于降低驅(qū)動(dòng)源輸出級所需的峰值瞬態(tài)電流。可在輸入端之間并聯(lián)一個(gè)旁路電容，為動(dòng)態(tài)充電電流提供通路。這種無源網(wǎng)絡(luò)會(huì)在ADC輸入端形成一個(gè)低通濾波器，因此，具體數(shù)值取決于應(yīng)用場景。

為實(shí)現(xiàn)最佳動(dòng)態(tài)性能，需匹配驅(qū)動(dòng)VIN+和VIN - 引腳的源阻抗，并使輸入差分平衡。

輸入共模

AD6643的模擬輸入內(nèi)部無直流偏置。在交流耦合應(yīng)用中，用戶必須從外部提供此偏置。將器件設(shè)置為VCM = 0.5 × AVDD（或0.9 V）可實(shí)現(xiàn)最佳性能。

芯片設(shè)計(jì)中集成了片上共模電壓基準(zhǔn)，可通過VCM引腳獲取。建議使用VCM輸出來設(shè)置輸入共模。

模擬輸入的最佳共模電壓由VCM引腳電壓（通常為0.5 × AVDD）設(shè)定。VCM引腳必須通過0.1 μF電容接地，具體內(nèi)容見應(yīng)用信息部分。將此去耦電容放置在靠近引腳處，可縮短電阻和電感回路，從而改善性能。