設(shè)計、編譯、交付，輕松搞定。更快更高效。

Vivado 設(shè)計套件提供經(jīng)過優(yōu)化的設(shè)計流程，讓傳統(tǒng) FPGA 開發(fā)人員能夠加快完成 Versal 自適應(yīng) SoC 設(shè)計。

面向硬件開發(fā)人員的精簡設(shè)計流程

- 頂層 RTL 流程 -

通過使用頂層 RTL，用戶能夠像配置片上網(wǎng)絡(luò)和收發(fā)器一樣配置關(guān)鍵的硬核 IP，從而獲得類似于傳統(tǒng) FPGA 設(shè)計的體驗。

- 快速編譯 -

全新“高級流程”實現(xiàn)算法融合了分層設(shè)計優(yōu)化和并行執(zhí)行機(jī)制，可有效解決擁塞、可布線性和運(yùn)行時等問題。

- 優(yōu)先啟動處理子系統(tǒng) -

優(yōu)先啟動處理子系統(tǒng)以加快操作系統(tǒng)初始化，同時支持多種啟動順序，并且可選擇關(guān)閉可編程邏輯并在需要時重新開啟。

滿足 FMAX 目標(biāo)

Versal 自適應(yīng) SoC 雖然采用經(jīng)過實踐檢驗的 FPGA 方法，但開創(chuàng)了一種全新的系統(tǒng)設(shè)計范式。Versal 架構(gòu)和 Vivado 設(shè)計套件中的以下功能有助于實現(xiàn)時序收斂：

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優(yōu)化的編譯流程，旨在減少布線擁塞

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時鐘區(qū)域自動校準(zhǔn)功能，旨在充分消減時鐘偏移

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全新時鐘緩沖器技術(shù)，旨在實現(xiàn)時鐘偏移消減目標(biāo)

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經(jīng)過增強(qiáng)的裸片間連接能力，適用于基于 SSIT 的器件

借助 Vivado 工具中的全新增強(qiáng)功能以及內(nèi)置芯片功能，實現(xiàn)自動化和用戶控制，從而加快完成時序收斂。

快速編譯和靈活啟動

編譯速度

提升

編譯速度提升最高可達(dá) 2 倍1,2

Versal 自適應(yīng) SoC 提供更多邏輯資源和硬核 IP，可勝任更為復(fù)雜的設(shè)計。然而，更為復(fù)雜的設(shè)計可能需要更長的編譯時間。Vivado 設(shè)計套件現(xiàn)推出“高級流程”，在每個實現(xiàn)階段都進(jìn)行了優(yōu)化改進(jìn)，與先前版本相比，編譯速度提升最高可達(dá) 2 倍：

自動分區(qū)以實現(xiàn)并行布局布線

布局更智能以充分減少擁塞

高級布線算法加快時序收斂

靈活的處理器啟動方式

對于需要快速啟動操作系統(tǒng)、嚴(yán)格控制電源排序、動態(tài)重配置 PL 而不中斷軟件運(yùn)行時的應(yīng)用，Vivado Design Suite 提供了多個選項，支持將處理系統(tǒng)配置為優(yōu)先啟動。全新的分段配置流程：

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優(yōu)先啟動處理器、存儲器和操作系統(tǒng)

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將 PL 配置推遲到后續(xù)階段

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在運(yùn)行時通過 Linux 或 U-Boot 交付 PL PDI（配置文件）

分段配置在 2024.2 版中作為搶先體驗（ EA ）功能推出。更多詳情，可參閱 GitHub 教程。

頂層 RTL 流程

對于 Versal 自適應(yīng) SoC，硬件開發(fā)人員可以使用 IP Integrator 通過基于模塊的系統(tǒng)方法來映射設(shè)計，或者繼續(xù)使用頂層 RTL 以便通過以下兩項新功能輕松遷移上一代 FPGA 設(shè)計：

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模塊化 NoC 流程采用系統(tǒng)級方法，支持通過 RTL 和 IP integrator 環(huán)境進(jìn)行例化處理，從而簡化設(shè)計輸入。

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新增的 Versal 收發(fā)器向?qū)?/strong>提供基于 GT 原語創(chuàng)建的 RTL 封裝，支持進(jìn)行基本的自定義設(shè)置。