NVMe over PCIe采用 AXI4-Lite 接口、AXI4 接口和 PCIe3.0X4 接口，其中AXI4-Lite 和 AXI4 總線接口均可抽象為總線事務(wù)，而 PCIe 接口信號可被抽象為 PCIeTLP 事務(wù)，因此為了方便的在事務(wù)層構(gòu)建復(fù)雜的測試用例，項(xiàng)目基于 UVM 搭建驗(yàn)證平臺進(jìn)行功能驗(yàn)證。

圖1 驗(yàn)證平臺架構(gòu)圖
在驗(yàn)證平臺中將 PCIE 集成塊從待測試設(shè)計(jì)（Design Under Test，DUT）中剝離，以 PCIE 集成塊接口作為 DUT 接口執(zhí)行仿真。一方面，因?yàn)?PCIe 接口采用 PCIE 集成塊作為物理層和數(shù)據(jù)鏈路層驅(qū)動(dòng)，而 PCIe 物理層和數(shù)據(jù)鏈路層的仿真十分復(fù)雜，需要使用成熟的驗(yàn)證知識產(chǎn)權(quán)（Verification IP，VIP）保證仿真的準(zhǔn)確性和效率，這一類的 VIP 通常十分昂貴并且復(fù)雜；另一方面，PCIE 集成塊是 Xilinx 提供的過了充分驗(yàn)證的硬核 IP，因此在驗(yàn)證過程中可以只使用其接口進(jìn)行模擬，這將極大減小驗(yàn)證平臺復(fù)雜度和構(gòu)建難度，同時(shí)對驗(yàn)證的完備性影響較小.
驗(yàn)證平臺由 UVM 驗(yàn)證包、DUT、AXI BRAM IP 和 NVMe 子系統(tǒng)模型組成。UVM驗(yàn)證包用于構(gòu)建測試用例、提供激勵(lì)、監(jiān)測接口、對比分析統(tǒng)計(jì)測試結(jié)果；DUT 為待測試對象即 NoP 邏輯加速引擎；AXI BRAM IP 用于模擬外部存儲(chǔ)，對接 DUT 的AXI4 數(shù)據(jù)總線；NVMe 子系統(tǒng)模型（NVMe Subsystem Model）是自主設(shè)計(jì)的用于模擬 PCIe 鏈路設(shè)備和 NVMe 設(shè)備的功能模型。
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審核編輯 黃宇