電子發(fā)燒友網(wǎng)報道（文 / 吳子鵬）日前，PCI-SIG 正式公布 PCI Express 8.0（PCIe 8.0）規(guī)范的開發(fā)計劃，目標(biāo)在 2028 年向會員發(fā)布。根據(jù)公布的規(guī)范，PCIe 8.0 將使速率在 PCIe 7.0 的基礎(chǔ)上翻倍至 256.0 GT/s，通過 x16 配置實現(xiàn) 1TB/s 的雙向帶寬。

從 PCI-SIG 目前公布的細(xì)節(jié)來看，PCIe 8.0 首先實現(xiàn)了速度的提升，新的標(biāo)準(zhǔn)會開發(fā)協(xié)議增強(qiáng)功能以提高帶寬。不過速度提升之后會帶來一系列技術(shù)挑戰(zhàn)，比如信號完整性與抗干擾能力方面的問題。隨著速率從 PCIe 7.0 的 128 GT/s 翻倍至 256 GT/s，信號在銅纜或 PCB 中傳輸時的衰減、串?dāng)_（相鄰信號線的電磁干擾）、抖動（信號 timing 偏差）會進(jìn)一步惡化。同時，外部電磁干擾（EMI）也會加劇，這就要求連接器、線纜和 PCB 設(shè)計具備更強(qiáng)的抗干擾能力。另外，連接器的插入損耗、回波損耗（信號反射）會隨頻率升高而惡化，因此需要重新設(shè)計接觸件結(jié)構(gòu)并采用低損耗材料。為此，PCI-SIG 在 PCIe 8.0 規(guī)范目標(biāo)中提到要評估新型連接器技術(shù)。

高速率傳輸還需要 PCIe 8.0 平衡延遲與 FEC 之間的矛盾。在高速傳輸過程中，信號錯誤率會隨速率提升而上升，這必須依賴前向糾錯（FEC）技術(shù)來修正錯誤。但 FEC 需要額外的計算和數(shù)據(jù)冗余（如增加校驗位），不可避免地會增加延遲。所以，挑戰(zhàn)在于設(shè)計 “輕量級 FEC 算法”，在保證糾錯能力的同時，最小化計算開銷和冗余數(shù)據(jù)量，從而平衡可靠性與低延遲。基于此，PCI-SIG 會確認(rèn)相關(guān)技術(shù)可滿足延遲和前向糾錯（FEC）目標(biāo)。

PCIe 的核心優(yōu)勢之一是向后兼容，然而在高速率下，兼容設(shè)計的難度大幅增加。例如，物理層需支持多速率自適應(yīng)，這就要求電路同時兼容不同信號特性，進(jìn)而增加了均衡器、時鐘恢復(fù)電路的設(shè)計復(fù)雜度；協(xié)議層需兼容前代的流量控制、事務(wù)處理機(jī)制，同時引入新的增強(qiáng)功能（如更高效率的帶寬利用），這需要避免新功能與舊協(xié)議沖突而導(dǎo)致邏輯設(shè)計冗余。不過，PCI-SIG 的目標(biāo)是保持 PCIe 8.0 與歷代 PCIe 技術(shù)的向后兼容。

PCIe 8.0 還必須考慮散熱方面的影響，功耗上升會直接導(dǎo)致芯片（如 PCIe 控制器、交換機(jī)）和鏈路組件（連接器、線纜）的發(fā)熱量增加，而高溫會進(jìn)一步惡化信號完整性并縮短器件壽命。在芯片級，需要集成更高效的熱管理模塊；在系統(tǒng)級，需優(yōu)化散熱方案（如液冷、高密度散熱鰭片），尤其在超大規(guī)模數(shù)據(jù)中心等密集部署場景中，散熱成本可能會顯著上升。為此，PCI-SIG 也會確保達(dá)成可靠性指標(biāo)。

綜上，PCIe 8.0 的速度躍升本質(zhì)上是對信號物理特性、功耗控制、兼容性設(shè)計的全面挑戰(zhàn)，需要從材料、電路、協(xié)議、測試等多維度突破現(xiàn)有技術(shù)瓶頸，才能實現(xiàn)高帶寬、低延遲、高可靠的目標(biāo)。

PCIe 8.0規(guī)范發(fā)布之后，有望為人工智能 / 機(jī)器學(xué)習(xí)、高速網(wǎng)絡(luò)、邊緣計算和量子計算等新興應(yīng)用提供可擴(kuò)展的互連解決方案；并將支持汽車、超大規(guī)模數(shù)據(jù)中心、高性能計算（HPC）以及軍事 / 航空航天等數(shù)據(jù)密集型市場。