2025年8月14日，一站式定制芯片及IP供應商——燦芯半導體（上海）股份有限公司（燦芯股份，688691）宣布推出基于28HKC+ 0.9V/1.8V平臺的PCIe 4.0 PHY IP。該PHY IP符合PCIe 4.0規(guī)范的要求，支持PIPE 4.4.1/5.2接口及2.5Gbps至16Gbps的數(shù)據(jù)傳輸速率，全面覆蓋PCIe Gen4.0/3.0/2.0/1.0標準，并兼容Rapid IO、JESD204B/C、USB3.2/3.1/3.0、10GBASE-R/KR等其他協(xié)議。憑借其優(yōu)越的性能和低功耗特性，該PCIe 4.0 IP可廣泛應用于基于RISC-V內核的芯片定制、人工智能與機器學習、高性能計算、邊緣計算、5G通信基站、通信與網(wǎng)絡設備、智能圖像處理、AR/VR，以及汽車電子中的輔助駕駛和智能座艙等應用場景，滿足高速數(shù)據(jù)傳輸、低功耗設計中的高性能需求。

燦芯半導體此次發(fā)布的PCIe 4.0 IP在不同應用中具有靈活配置的能力，可以通過并行或級聯(lián)的雙重鎖相環(huán)來實現(xiàn)；同時，通用高速LC-PLL時鐘生成模塊可根據(jù)抖動需求為8+通道提供時鐘支持，從而實現(xiàn)1x、2x、4x、8x等靈活的宏配置。另外，在數(shù)據(jù)通道中使用獨立鎖相環(huán)，可提高能效，并允許其在不同協(xié)議中進行單獨配置。該PCIe 4.0 IP在數(shù)據(jù)傳輸和接收過程中進行時鐘和模擬前端（AFE）偏移校準，不會中斷，有處理大頻率偏移的能力；可配置不同的數(shù)據(jù)寬度，如8位、16位、20位、32位、40位等，且支持高覆蓋率全速內置自檢（BIST）及環(huán)回測試。這些特性表明該IP適用于多種應用場景，提供高效、靈活和精確的時鐘及數(shù)據(jù)校準，確保數(shù)據(jù)傳輸?shù)?strong>可靠性和穩(wěn)定性。

目前，該IP已成功流片，并順利通過芯片級的功能測試和性能測試，各項指標均達到預期標準，已實現(xiàn)客戶的量產(chǎn)交付。

關于燦芯半導體

燦芯半導體（上海）股份有限公司（燦芯股份，688691）是一家提供一站式定制芯片及IP的高新技術企業(yè)，為客戶提供從芯片規(guī)格制定、架構設計到芯片成品的一站式服務，致力于為客戶提供高價值、差異化的解決方案。

燦芯半導體的“YOU”系列IP和YouSiP（Silicon-Platform）解決方案，經(jīng)過了完整的流片測試驗證。其中YouSiP方案可以為系統(tǒng)公司、無廠半導體公司提供原型設計參考，從而快速贏得市場。

燦芯半導體成立于2008年，總部位于中國上海，為客戶提供全方位的優(yōu)質服務。