本文要點(diǎn)

PCB 走線和 IC 走線中的阻抗控制主要著眼于預(yù)防反射。

防止互連路徑上發(fā)生反射，可確保功率傳輸至負(fù)載，同時(shí)避免其他信號(hào)完整性問(wèn)題。

使用集成場(chǎng)求解器的 PCB 設(shè)計(jì)軟件可以評(píng)估阻抗匹配并提取互連網(wǎng)絡(luò)參數(shù)。

信號(hào)完整性與阻抗匹配之間存在什么關(guān)系？信號(hào)完整性與阻抗匹配密不可分，精確的阻抗匹配對(duì)于確保功率順利傳輸至 PCB 互連中的負(fù)載器件至關(guān)重要。信號(hào)完整性問(wèn)題涉及潛在反射、EMI 和串?dāng)_等多種問(wèn)題，并非所有信號(hào)完整性問(wèn)題都能通過(guò)阻抗匹配得以解決。然而，要確保驅(qū)動(dòng)端與接收端之間的信號(hào)準(zhǔn)確傳輸，第一步是獲得精確的互連阻抗計(jì)算結(jié)果。

為確保阻抗計(jì)算準(zhǔn)確且走線幾何形狀能實(shí)現(xiàn)目標(biāo)阻抗值，最佳方式是使用集成場(chǎng)求解器的 PCB 設(shè)計(jì)軟件來(lái)分析互連阻抗。在電路層面驗(yàn)證阻抗匹配時(shí)，需通過(guò) SPICE 仿真器計(jì)算等效電路阻抗。我們將在本文詳細(xì)介紹阻抗匹配不良導(dǎo)致的問(wèn)題，以及如何在設(shè)計(jì)軟件中檢查準(zhǔn)確的匹配。

信號(hào)完整性問(wèn)題與阻抗匹配

當(dāng)信號(hào)沿互連走線傳播時(shí)，需要通過(guò)阻抗匹配來(lái)防止反射。當(dāng)互連與負(fù)載輸入阻抗不匹配時(shí)，兩者接口處會(huì)產(chǎn)生反射。但互連中的反射究竟意味著什么？更具體地說(shuō)，哪些信號(hào)完整性問(wèn)題可歸因于阻抗失配？

當(dāng)阻抗失配處發(fā)生反射時(shí)，產(chǎn)生的反射會(huì)引發(fā)多種信號(hào)完整性問(wèn)題：

01

駐波與諧振現(xiàn)象：由于反射作用，長(zhǎng)距離互連線上的特定頻率會(huì)形成駐波，導(dǎo)致走線周圍產(chǎn)生強(qiáng)烈的輻射。

02

符號(hào)間干擾：當(dāng)信號(hào)在互連中來(lái)回反射時(shí)，信號(hào)會(huì)在接收端相互干擾從而產(chǎn)生失真。

01

向負(fù)載傳輸?shù)墓β蕰?huì)減少：當(dāng)功率因阻抗失配而反射時(shí)，負(fù)載將無(wú)法獲得正常工作所需的功率。對(duì)于數(shù)字信號(hào)而言，強(qiáng)烈的反射會(huì)阻礙邏輯電路完成狀態(tài)切換。

按目標(biāo)阻抗進(jìn)行設(shè)計(jì)

要預(yù)防這些信號(hào)完整性問(wèn)題，需要計(jì)算目標(biāo)阻抗值。該目標(biāo)阻抗取決于傳輸線的特性阻抗、負(fù)載電路的輸入阻抗、任何較長(zhǎng)的傳輸線或饋線，以及 PCB 中的驅(qū)動(dòng)器件。

下圖展示了與 CMOS 器件接口并采用源驅(qū)動(dòng)的互連示例。有兩處位置可能發(fā)生阻抗失配（源與傳輸線之間以及傳輸線與負(fù)載之間），每個(gè)接口處的阻抗目標(biāo)值都是沿信號(hào)傳輸方向的輸入阻抗。下圖展示了各接口處的反射系數(shù)。

與 CMOS 器件接口的互連

對(duì)于 CMOS 電路而言，輸入阻抗是端接電阻（假設(shè)為并聯(lián)元件）、負(fù)載輸入電容以及 CMOS 輸入阻抗（假設(shè)為無(wú)窮大）三者并聯(lián)。因此，負(fù)載輸入端的輸入阻抗就是根據(jù)電路理論計(jì)算得出的并聯(lián)等效阻抗。在驅(qū)動(dòng)端，我們現(xiàn)在有一個(gè)與負(fù)載串聯(lián)的傳輸線，需要計(jì)入線路長(zhǎng)度才能獲得精確的阻抗計(jì)算結(jié)果。了解了系統(tǒng)中每個(gè)元件的輸入阻抗和特性阻抗后，現(xiàn)在可以計(jì)算每個(gè)接口的反射系數(shù)，從而確定哪些位置需要進(jìn)行阻抗匹配。

短互連

當(dāng)兩個(gè)電路通過(guò)短傳輸線相連時(shí)，由于 tanh(0)=0，通常忽略傳輸線阻抗，此時(shí)輸入阻抗即等于負(fù)載阻抗。實(shí)際應(yīng)用中，確定目標(biāo)阻抗時(shí)應(yīng)考慮互連長(zhǎng)度，因?yàn)樵炊说妮斎胱杩谷Q于線路長(zhǎng)度。另一個(gè)原因與互連上的損耗形式有關(guān)：

01

長(zhǎng)線路：長(zhǎng)互連的損耗主要由吸收主導(dǎo)，包括銅箔粗糙度、趨膚效應(yīng)損耗以及 PCB 基板中的介質(zhì)損耗。

02

短線路：短互連的損耗主要由負(fù)載端的反射主導(dǎo)，在 S 參數(shù)中表現(xiàn)為較高的回波損耗。

對(duì)于短線路而言，主要的損耗機(jī)制來(lái)源于互連接收端的反射，這完全由阻抗匹配決定。基于上述原因，設(shè)計(jì)人員需要借助工具在布局前仿真和布局后仿真中評(píng)估阻抗失配情況。

如何評(píng)估阻抗匹配

對(duì)電路應(yīng)用阻抗匹配網(wǎng)絡(luò)或嘗試按照目標(biāo)阻抗設(shè)計(jì)互連時(shí)，都應(yīng)使用內(nèi)置仿真引擎對(duì)設(shè)計(jì)進(jìn)行仿真。分別查看電路原理圖和 PCB 布局，可以在布局前仿真和布局后仿真中檢查阻抗匹配效果。下表列出了三種在布局前仿真和布局后仿真中評(píng)估阻抗匹配的方法。

我們可通過(guò)上文所述的多種方式評(píng)估阻抗失配情況，并確定其對(duì)信號(hào)完整性的影響。從最終布局中提取出阻抗失配，就能確定該如何調(diào)整互連和電路以確保信號(hào)完整性?？赡苄枰薷牡捻?xiàng)目包括：添加終端器件、精心設(shè)計(jì)阻抗匹配網(wǎng)絡(luò)，或重新布線以調(diào)整走線阻抗。

如需評(píng)估信號(hào)完整性和阻抗匹配，集成 3D 電磁場(chǎng)求解器和全套 CAD 工具的 PCB 設(shè)計(jì)與分析軟件將助您一臂之力。Cadence Sigrity X 是 Cadence 最新一代信號(hào)和電源完整性（SI/PI）解決方案。搭載了全新的用于系統(tǒng)級(jí)分析的強(qiáng)大仿真引擎，并采用旗艦 Cadence Clarity 3D Solver 場(chǎng)求解器創(chuàng)新的大規(guī)模分布式架構(gòu)用于超大規(guī)模、5G 通信、汽車等應(yīng)用——

將系統(tǒng)分析性能提升 10 倍且無(wú)損精準(zhǔn)度

突破性的大規(guī)模分布式仿真實(shí)現(xiàn)云端大規(guī)模復(fù)雜分析

緊密集成、業(yè)界領(lǐng)先的 SI/PI 技術(shù)在 Cadence 全設(shè)計(jì)平臺(tái)可用

帶來(lái)新的用戶體驗(yàn)，用戶可以在不同分析工作流程間復(fù)用，縮短復(fù)雜的系統(tǒng)分析設(shè)置時(shí)間